Изобретение относитс к технике св зи и может быть использовано в системах передачи дискретной информа ции с частотной манипул цией. Известно устройство синхронизации , содержащее последовательно соединенные генератор импульсов, делитель частоты и блок предварительного вьщелени информации, вьпсоды которог подключены к входам элемента ИЛИ и к входу первого и второго блоков вен ,тилей, а также последовательно соединенные выделитель тактовых импульсов и блок управлени делителем частоты , выходы которого подключены к другим входам делител частоты,другой выход которого подключен к первому входу выделител тактовых импульсов, при этом выход элемента ИЛИ через реверсивный распределитель подключен к другим входам первого и второго блоков вентилей и блока управлени делителем частоты, а выходы первого и второго блоков вентилей .через буферный регистр сдвига подклю чены к второму входу вьщелител тактовых импульсов, другой выход которо го Подключен к другому входу реверси ного распределител , а другой выход делител частоты подключен к другому входу буферного регистра сдвига l Однако это устройство обладает большим временем вхождени в синхронизм . Наиболее, близким к предложенному по техническому решению вл етс уст ройство тактовой синхронизации, содержащее последовательно соединенные задающий генератор и управл емьш делитель частоты, а также триггер, выход которого подключен к первым Входам первого и второго элементов И, -первый и второй элементы ИЛИ, выходы которых подключены к второму- и третьему входам управл емого денктел частоты и входам третьего элемента ИЛИ,выход которого подключен к ин формационноьгу входу регистра-сдвига, к тактовому входу которого и первому входу блока управлени подключен выход управл емого делител частоты, -При этом выход приемника подключен к второму входу блока управлени и входу датчика перерывов, выход которого подключен к вторьгм входам злеt BHTOB И, к третьим входам которых йодключен выход регистра сдвига при этом первьй и второй выходы блока управлени подключе ;ы к входам триггера и вторьм входам первого и второго элементов ИЛИ Ш . Однако такое устройство тактовой синхронизации характеризуетс большим временем вхождени в синхронизм . Цель изобретени - уменьшение времени вхождени в синхронизм. Поставленна цель достигаетс тем, что в устройство тактовой синхронизации , содержащее последовательно соединенные задающий генератор и управл емьй делитель частоты, а также триггер, выход которого подключен к первым входам первого и второго элементов И, введены последовательно соединенные блок вьщелени переходов, счетчик периодов и первый дешифратор и последовательно соединенные первый счетчик, блок вычитани , втор-ой счетчик и второй деЕшфратор , а также блок определени знака сигнала, выходы которого подключены к вторым входам первого и второго элементов И, выходы которых; подключены к второму и третьему входам управл емого делител частоты, выходы которого подключены к входам первого счетчика, выход которого подключен к первому входу блока определени знака сигнала, при этом выход задающего генератора подключен к второму входу второго счетчика, тактовому входу блока выделени переходов , информационный вход которого вл етс входом устройства, и второму входу счетчика периодов, выход которого подключен к вторым входам блока вычитани и блока определени знака сигнала, к третьим входам которых и первому входу триггера, подключен выход первого дешифратора, а выход второго дешифратора подключен к второму входу триггера. На фиг. 1 приведена структурна электрическа схема устройства тактовой синхронизации; на фиг. 2 - структурна электрическа схема блока вьщелени переходов. Устройство тактовой синхронизации содержит задающий генератор 1, управл емый делитель 2 частоты, триггер 3j элементы И 4 и 5, блок 6 вьщелени переходов, счетчик 7 периодов, первый дешифратор 8, первый счетчик 9, блок 10 определени знака сигнала , блок 11 вычитани , второй счетчик 12, второй дешифратор 13,блок 6 выделени переходов, содержащий фильт 14, ограничитель 15, регистр 16 и элемент совпадени 17, Устройство тактовой синхронизации работает следующим образом. Путем делени частоты следовани импульсов от задающего генератора 1 на выходы управл емого делител 2 частоты формируетс опорный сигнал, период следовани которого соответст вует скорости передачи информации, т.е. равен длительности одного бита информации. Первьй счетчик 9 подсчитывает количество импульсов за- период синхросигнала , Частотно-манипулированный сигнал поступает на информационньй вход блока 6 вьщелени переходов, который в каждый момент перехода сигнала через нуль формирует импульс перехода. Так как входной сигнал представл ет собо частотно-манипулированньй сигнал, т,е. имеетс две частоты f, и f где f fJ, то одному биту информации соответствует П периодов частоты f и П периодов частоты f, где П Rj , Счетчик 7 периодов подсчитьшает количество импульсов за П период. Первый дешифратор 8 определ ет момен ты сравнени . Он настроен на максимальное число импульсов счетчика 7 периодов, которое будет при частоте В момент сравнени триггер 3 переходит в единичное состо ние показани счетчика 7 периодов и первого счетчика 9 поступают на первый и второй входы блока 11 вычитани и блок 10 определени знака сигналу , где определ етс величина Д и знак рассинхронизации. Показани блока 11 вычитани переписываютс во второй счетчик 12, который считывает это численное значение до нул , В момент по влени на выходе второго счетчика 12 нулевого значени ,на выходе второго дешифратора 13 по в л етс импульс, который переводит триггер 3 в нулевое состо ние. . Таким образом, длительность импульса на выходе триггера 3 пропорциональна величине Д рассиихронизации , В зависимости от знака рАссинхронизации корректирующий сигнал через элемент И 4 или элемент И 55 поступает на управл емый делитель 2 частоты, где производитс либо добавление, либо .вычитание определенного числа импульсов, пропорцир- . нальное величине U рассинхронизации, из последовательности, поступившей от задающего генератора 1. Таким образом, предложенное устройство тактовой синхронизации обеспечивает значительное сокращение времени вхождени в синхронизм.The invention relates to communication technology and can be used in discrete information transmission systems with frequency shift keying. A synchronization device is known comprising a series-connected pulse generator, a frequency divider and a preliminary information block; the sensors are connected to the inputs of the OR element and to the input of the first and second blocks of veins, tils, and the serially connected clock separator and the control unit of the frequency divider, outputs which is connected to other inputs of the frequency divider, another output of which is connected to the first input of the clock pulses, and the output of the element OR through the roar The primary distributor is connected to the other inputs of the first and second valve blocks and the frequency divider control unit, and the outputs of the first and second valve blocks through a buffer shift register are connected to the second clock selector input, the other output of which is connected to another reverse distributor input, and the other output of the frequency divider is connected to another input of the buffer shift register l. However, this device has a long time to synchronization. Closest to the proposed technical solution is a clock synchronization device containing a series-connected master oscillator and a frequency divider, as well as a trigger whose output is connected to the first inputs of the first and second elements AND, the first and second elements OR, outputs which are connected to the second and third inputs of the controlled frequency dentel and the inputs of the third OR element, the output of which is connected to the information input of the shift register, to the clock input of which and the first input The control unit is connected to the output of a controlled frequency divider. At the same time, the receiver output is connected to the second input of the control unit and to the input of the break sensor, the output of which is connected to the second inputs of the output BHTOB AND, to the third inputs of which the output of the shift register is connected while the first and second outputs control unit connect; s to the trigger inputs and the second inputs of the first and second elements OR III. However, such a clock synchronization device is characterized by a long acquisition time. The purpose of the invention is to reduce the time of entry into synchronism. The goal is achieved by the fact that a clock synchronization device, whose output is connected to the first inputs of the first and second elements AND, is connected in series to the clock synchronization device containing the serially connected master oscillator and the control of the frequency divider, the period counter and the first decoder and in series the first counter, the subtractor, the second counter and the second deshfrator, as well as the sign determining unit of the signal whose outputs are connected to the second inputs the first and second elements And, the outputs of which; connected to the second and third inputs of a controlled frequency divider, the outputs of which are connected to the inputs of the first counter, the output of which is connected to the first input of the signal character detecting unit, while the output of the master oscillator is connected to the second input of the second counter, the clock input of the transition selection block, the information input which is the input of the device, and the second input of the period counter, the output of which is connected to the second inputs of the subtraction unit and the block for determining the sign of the signal, to the third inputs of which are at entry trigger, connected to the output of the first decoder and the second decoder output is connected to the second input of the flip-flop. FIG. 1 shows a structural electrical circuit of a clock synchronization device; in fig. 2 is a structural electrical block diagram of transitions. The clock synchronization device contains a master oscillator 1, a controlled frequency divider 2, trigger 3j elements 4 and 5, a transition section block 6, a period counter 7, a first decoder 8, a first counter 9, a signal sign determining block 10, a subtractor 11, a second a counter 12, a second decoder 13, a transition extraction block 6 comprising a filter 14, a limiter 15, a register 16, and a match element 17. The clock synchronization device operates as follows. By dividing the pulse frequency from the master oscillator 1 to the outputs of the controlled frequency divider 2, a reference signal is generated, the follow-up period of which corresponds to the information transmission rate, i.e. equal to the duration of one bit of information. The first counter 9 counts the number of pulses for the synchronization signal. The frequency-manipulated signal arrives at the information input of the transition junction block 6, which at each instant of the zero signal forms a transition pulse. Since the input signal is a frequency-manipulated signal, t, e. there are two frequencies f, and f where f fJ, then one bit of information corresponds to период periods of frequency f and период periods of frequency f, where R Rj, Counter of 7 periods counts the number of pulses over the N period. The first decoder 8 determines the comparison times. It is set to the maximum number of counter pulses of 7 periods, which will be at a frequency. At the time of the comparison, trigger 3 goes into one meter state of the counter of 7 periods and the first counter 9 goes to the first and second inputs of the subtracting unit 11 and the sign determining unit 10 to the signal, where is the value of D and the sign of desynchronization. The readings of subtraction unit 11 are rewritten into a second counter 12, which reads this numerical value to zero. At the moment when the second counter 12 reaches zero, the output of the second decoder 13 results in a pulse, which triggers trigger 3 to the zero state. . Thus, the pulse duration at the output of the trigger 3 is proportional to the dissipation D, depending on the synchronization sign, the correction signal through the AND 4 element or the AND 55 element arrives at the controlled frequency divider 2, where either a certain number of pulses is added or subtracted -. the value of the dissynchronization U, from the sequence received from the master oscillator 1. Thus, the proposed clock synchronization device provides a significant reduction in the time taken to synchronize.
..