SU1119024A1 - Device for simulating network schedule - Google Patents
Device for simulating network schedule Download PDFInfo
- Publication number
- SU1119024A1 SU1119024A1 SU833602967A SU3602967A SU1119024A1 SU 1119024 A1 SU1119024 A1 SU 1119024A1 SU 833602967 A SU833602967 A SU 833602967A SU 3602967 A SU3602967 A SU 3602967A SU 1119024 A1 SU1119024 A1 SU 1119024A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- branch
- counter
- trigger
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВЫХ ГРАФИКОВ, содержащее генератор импульсов, формирователь управл ющих импульсов, блок моделей ветвей, блок формировани топологии, включающий счетчик, сдвиговый регистр, триггер, элементы И, элементы ИЛИ, первый элемент НЕ, причем выход первого элемента ИЛИ соединен с первым входом первого элемента И и череэ первый элемент НЕ - с первым входом второго элемента И, вторые входы первого и второго элементов И соединены соответственно с первым и вторым выходами генератора импульсов , вход счетчика подключен к сдвиговому входу сдвигового регистра, выход счетчика соединен с единичным входом триггера, единичный и нулевой выходы которого подключены соответственно к первым входам третьего элемента И и первого элемента ИЛИ, кажда модель ветви включает триггеры , формирователь временных интервалов , элементы И, элемент НЕ и задатчики адресов начального и конечного узлов, входы которых объединены и соединены с входом счетчика блока формировани топологии,, в каждой модели ветви выход первого триггера подключен к первому входу первого элемента И, второй и третий входы которого соединены соответственно с выходом задатчика адреса начального узла и с первым входом формировател управл ющих импульсов, выход формировател временных интервалов модели ветви подключен к первым входам первого и второго триггеров, второй вход первого триггера соединен с выходом второго элемента И модели ветви, выход задатчика адреса конечного узла подключен к входу элемента НЕ и к первому входу третьего элемента И модели ветви, выход второго элемента И блока формировани топологии соединен с первым входом формировател временных интервалов модели ветви, выход второго триггера модели ветви подключен к соответствующему входу первого элемента ИЖ блока формировани топалогии, отличающеес тем, что, с целью расширени функциональных возможностей за счет моделировани альтерна тивных и мажоритарных сетей, в него введен счетчик импульсов, кроме того, формирователь управл ющих импульсов содержит счетчик и элемент И, выход которого вл етс выходом формировател управл ющих импульсов, выход счетчика подключен к первому входуA DEVICE FOR MODELING NETWORK SCHEDULES, containing a pulse generator, a driver for controlling pulses, a block of branch models, a topology shaping unit including a counter, a shift register, a trigger, AND elements, OR elements, the first element, and the output of the first element OR is connected to the first input the first element AND and the first element is NOT with the first input of the second element AND, the second inputs of the first and second elements AND are connected respectively with the first and second outputs of the pulse generator, the input of the counter under It is connected to the shift input of the shift register, the output of the counter is connected to a single trigger input, the unit and zero outputs of which are connected respectively to the first inputs of the third AND element and the first OR element, each branch model includes triggers, time generator, time elements, AND element, NOT element and setting units addresses of the start and end nodes, the inputs of which are combined and connected to the input of the counter of the topology shaping unit, in each model of the branch, the output of the first trigger is connected to the first input of the first About element And, the second and third inputs of which are connected respectively with the output of the address node of the initial node and with the first input of the control pulse generator, the output of the time interval generator of the branch model is connected to the first inputs of the first and second triggers, the second input of the first trigger And the branch model, the output of the end node address setter is connected to the input of the element NOT and to the first input of the third element AND the branch model, the output of the second element AND the topology shaping unit connected to the first input of the time interval generator of the branch model, the output of the second trigger of the branch model is connected to the corresponding input of the first IL element of the topology formation unit, characterized in that, in order to extend the functionality by simulating alternative and majority networks, a pulse counter is entered into it in addition, the control pulse driver contains a counter and an AND element, the output of which is the output of the control pulse driver, the output of the counter is connected the first input
Description
элемента И, вход счетчика вл етс вторым входом формировател управл ющих импульсов, а в каждую модель вет .ви введен счетчик, в блок формировани топологии введен второй элемент НЕ, выход которого подключен к второму входу третьего элемента И, третий вход которого соелинен с выходом первого элемента ИЛИ блока формировани топологии, выходы генератора импульсов подключены к входам второго элемента ИЛИ блока формировани топологии, выход которого соединен с входом второго элемента НЕ, выход первого элемента И блока формировани топологии подключен к входу счетчика блока формировани топологи выход первого элемента И модели ветви соединен с входом счетчика модели ветви, выход которого подключен к второму входу третьего элемента И и к первому входу второго элемента И, второй вход которого соединен с выходом элемента НЕ модели ветви, выход третьего элемента Иelement I, the counter input is the second input of the control pulse generator, and a counter is entered into each model of the wind, a second element NOT is entered into the topology shaping unit, the output of which is connected to the second input of the third element I, the third input connected to the output of the first the element OR of the topology shaping unit, the outputs of the pulse generator are connected to the inputs of the second element OR of the topology shaping unit whose output is connected to the input of the second element NOT, the output of the first element AND the topo shaping unit These are connected to the input of the counter of the forming unit topology, the output of the first element AND of the branch model is connected to the input of the counter of the branch model, the output of which is connected to the second input of the third element And and to the first input of the second element And, the second input of which is connected to the output of the element NOT of the branch model, output the third element and
024024
модели ветви подключен к второму входу формировател временных интервалов , выход второго триггера модели ветви соединен с соответствующим входом записи сдвигового регистра блока формировани топологии, выход третьего элемента И блока формировани топологии подключен к нулевому входу триггера, к входу управлени записью сдвигового регистра блока формировани топологии, к второму входу второго триггера модели ветви, выход сдвигового регистра блока формировани топологии соединён с вторым входом элемента И формировател управл ющих импульсов, вл ющимс первым входом формировател управл ющих импульсов, вход счетчика формировател управл ющих импульсов соединен с выходом первого элемента И блока формировани топологии ,, выход второго элемента И блока формировани ; топологии подключен к входу .счетчика импульсов .the branch model is connected to the second input of the time interval generator, the output of the second trigger of the branch model is connected to the corresponding input of the shift register of the topology shaping unit, the output of the third element And the topology shaping unit is connected to the zero input of the trigger, to the control input of the shift register of the topology shaping unit, the second input of the second trigger of the branch model, the output of the shift register of the topology shaping unit is connected to the second input of the element AND driver their pulses, which is the first input of the control pulse generator, the input of the counter of the control pulse generator is connected to the output of the first element And the topology shaping unit, the output of the second element And the shaping unit; topology is connected to the input of the pulse counter.
Изобретение относитс к области вычислительной техники, в частности к электронным моделирующим устройст вам, и может быть использовано дл моделировани альтернативных и мажоритарных сетей. Известны устройства дл моделйровани сетевых графиков. Каждое иэ этих устройств содержит генерато импульсов, блок управлени , блок моделей ветвей, причем число моделе ветвей равно числу ветвей в моделируемой сети, и блок формировани топологии, при этом кажда модель ветви содержит задатчики адресов начального и конечного узлов, которые совместно с блоком формировани топологии моделирзпот логические зависимости в узлах сетей. Моде лирование длин ветвей и путей в уст ройствах выполн етс одинаково, отличие состоит лишь в моделировании логических зависимостей в узлах сетей СП. С2 и ГЗЗ. Известные специализированные устройства дл моделировани сетей характеризуютс тем, что каждое из них позвол ет моделировать сети с ограниченным набором логических зависимостей в узлах сетей. Здесь и далее будем понимать под сетью св зный ориентированный взвешенный граф G VnW , где V - множество ветвей сети, W - множество узлов сети. Через Vp будем обозначать множество вход щих (соответственно множество выход щих) ветвей дл узла w- ; EvCot Двоичный признак начала (окончани соответственно ) ветви V;. Рассмотрим известные устройства дл моделировани сетей с точки зрени моделировани ими логических зависимостей и узлах сетей. Так, устройство 1 позвол ет моделировать дизъюнктивные, конъюнктивные и дизъюнктивно-конъюнктивные зависимости в узлах, которые описываютс выражени ми: .. (V)(W) vvУстройство дл моделировани сетевых графиков 2 позвол ет моделировать в узлах сети зависимости вида (1), (2) и выполн ть ассоци тивный поиск по совокупности призна ков, т.е. реализовать зависимость вида Л ...,. (4) где П, Пп, , П - значени двоичных признаков, п которым ведетс поиск; ., если П 1; П П , если Пр 0. Устройство 3 позвол ет моделировать дизъюнктивные узлы с альтернативными и стохастическими выхо дами, т.е. peaлизo вaть зависимость (WV-).Vv,-v,...eVt . .4,-eV;., (5) где Rg - двоичный признак разрешени начала ветви Vg после окончани ее начального узла i при этом существует лишь одна ветвь, дл которой этот признак равен в данный момент единице, т.е. из всех выход щих ветвей реализуетс лишь одна. Дл узла с альтернативными выходами значение признаков а t задаетс заранее, до начала моделировани сети, дл узла со стохастическими выходами значение признака Rg св зано с веро тностью реализаци ветви Vg и получаетс в процессе моделировани сети. Недостатком указанных устройств вл етс узкий набор моделируемых логических зависимостей в узлах. Наиболее близким техническим решением к изобретению вл етс устро ство дл моделировани сетевых графиков , со ержащее блок управлени , первый выход которого подключен к первому входу первого элемента ИЛИ блока формировани топологии, блок моделей ветвей по числу работ сете ,вого -рафика, кажда из которых вып нена в виде задатчиков адресов, выходами соединенных с элементами И, причем выход первого элемента И соединен с входом формировател временных интервалов, вход второго элемента И соединен через инвертор с первым входом элемента liJTM, к второму входу которого подключен выход второго элемента И, генератор импульсов , первый и второй выходы которого подключены соответственно к, второму входу первого элемента И каждой модели и первому входу первого элемента И блока формировани ТОПОЛОГИИ; второй вход которого соединен с входом инвертора блока формировани тоцологии, кроме того, кажда модель ветви содержит триггеры, входы которых соединены с формирователем временных интервалов, причем второй вход первого триггера подключен к первому входу второго элемента И, к второму входу которого и третьему входу первого элемента И подключены выходы второго триггера входы задатчиков адресов каждой .модели ветви соединены с выходом первого элемента ИЛИ блока формировани топологии содержащего второй элемент ИЛИ, подключенный через инвертор к входу второго элемента И, и последовательно соединенные третий элемент И и третий элемент ИЛИ, выход и вход которого подключены соответственно к входу и второму выходу блока управлени , причем первый выход генератора импу;1ьсов соединен с вторым входом второго элемента И блока формировани топологии , выход которого подключен к входу формировател временных интервалов каждой модели ветви, вход блока управлени соединен с четвертым входом первого элемента И каждой модели ветви, выход первого триггера каждой модели ветви подключен к входу второго элемента ИЛИ блока формировани топологии, а выход второго элемента ИЛИ каждой модели ветви соединен с входом третьего элемента И блока формировани топологии , в каждую модель ветви введен дополнительный элемент И, в блок формировани топологии введены триггер, сдвиговый регистр и счетчик, вход которого соединен с входом сдвигового регистра и с выходом первого элемента ИЛИ блока формировани топологии, а выход счетчика соединен с единичным входом триггера бло формировани топологии, единичный выход которого подключен к одному из входов третьего элемента И блока формировани топологии, а нулевой рыход триггера соединен с одним из входов второго элемента 1ШИ блока формировани топологии, а выход сдвигового регистра подключен к пер вому входу дополнительного элемента каждой модели ветви, второй вход которого соединен с выходом задатчика адреса начального узла, а выход подключен к единичному входу второго триггера ветви 4. Устройство дл моделировани сетевых графиков позвол ет моделировать конъюнктивные сети с исключением ветвей, выход щих из запрещенных узлов W е W , т.е. реализовать зависимость вида « 4 - ot 0 - i.feV,R.0, «.-..ev: ,vv,v,...6V. . (6) Ни одно из известных устройств не может моделировать альтернативные и мажоритарные сети. Альтернативные сети отличаютс от обычных сетевых графиков широким набором логических зависимостей в узлах. А именно , в число узлов альтернативной сети вход т дизъюнктивные и конъюнк тивные с обычными выходами, а также дизъюнктивные и конъюнктивные с аль тернативными и стохастическими выхо дами. Эти зависимости описываютс соответственно вьфажени ми (1), (2) (5) и (7) V(c4,). . 3., vv,Vt,..6V- , (7) где смысл всех обозначений тот же что ив (5). Од«им из видов узлов альтернативной сети вл етс также узел типа временной различитель. Дл такого узла число выход щих вет вей равно числу вход щих, и каждой выход щей ветви соответствует единственна вход ща ветвь, так что признак R., принимает единичное значение только тогда, когда окончалас соответствующа , вход ща ветвь. Так, если узел типа временной различитель дизъюнктивный, то после око чани первой вход щей в него ветви начинаетс -только соответствующа этой ветви выход ща ветвь,.а остальные ветви исключаютс . Таким образом, сетевой график представл ет собой альтернативную сеть частного вида. Альтернативные сети охватывают существенно более широкий класс объектов и задач планировани и управлени , нежели сетевые графики, в св зи с чём моделирование таких сетей имеет большое практическое значение. Мажоритарные сети отличаютс тем, что их узлы реализуют-мажори-. тарные функции. Важность моделировани таких сетей обусловлена широкими исследовани ми по созданию вычислительных машин на мажоритарных элементах. Функци 1-го мажоритарного узла с трем входами описываетс выражением «а Ч --Ч%С.. . . c..4.-ev;,v.vp,v.v . (al Цель изобретени - расширение функциональных возможностей за счет моделировани альтернативных и мажоритарных сетей. Указанна цель достигаетс тем, что в устройство дл моделировани сетевых графиков, содержащее генератор импульсов, формирователь управл ющих импульсов, блок моделей ветвей, блок формировани топологии , включающий счетчик, сдвиговый регистр, триггер, элементы И, элементы ИЛИ, первый элемент НЕ, причем выход первого элемента ИЛИ соединен с первым входом первого элемента И, и через первый элемент НЕ - с первым входом второго элемента И вторые входы первого и второго элементов И соединены соответственно с первым и вторым выходами генератора импульсов , вход счетчика подключен к сдвиговому входу сдвигового регистра , выход счетчика соединен с единич ным входом триггера, единичный и нулевой выходы которого подключены соответственно к первым входам третьего элемента И и первого элемен та ИЛИ, кажда модель ветви включает триггеры, формирователь временных интервалов , элементы И, элемент НЕ и задатчики адресов начального и конемного узлов, входы которых объединены и соединены с входом счетчика блока формировани топологии, в каждой модели ветви выход первого триггера подключен к первому входу, первого элемента И, второй и третий входы которого соединены соответственно с выходом задатчика адреса начального узла и с первым входом формировател управл ющих импульсов выход формировател временных интервалов модели ветви подключен к первым входам первого и второго триггеров , второй вход первого триггера соединен с выходом второго элемента И модели ветви, выход задатчика адр са конечного узла подключен к входу элемента НЕ и к первому входу треть го элемента И модели ветви, выход второго элемента И блока формировани топологии соединен с первым входом формировател временных интервалов модели ветви, выход второг триггера модели ветви подключен к соответствующему входу первого элемента ИЛИ блока формировани топологии , введен счетчик импульсов, кроме того, формирователь управл ющих импульсов содержит счетчик и эл мент И, выход которого вл етс вых дом формировател управл ющих импульсов , выход счет1ика подключен к первому входу элемента И, вход счетчика вл етс вторым входом фор мировател управл ющих импульсов, а в каждую модель ветви введен счетчик , в блок формировани топологии введен второй элемент. НЕ, выход которого подключен к второму входу третьего элемента И, третий вход которого соединен с выходом первого элемента ИЛИ блока формировани топологии, выходы генератора импуль сов подключены к входам второго элемента ИЛИ блока формировани топологии , выход которого соединен с входом второго элемента НЕ, выход первого элемента И блока формировани топологии, подключен к входу счетчика блока формировани топологии выход первого элемента И модели ветви соединен с входом счетчика мо дели ветви, выход которого подключен к второму входу третьего элег мента И и к первому входу второго элемента И, второй вход которого со динен с выходом элемента НЕ модели ветви, выход третьего элемента И модели ветви подключен к второму входу формировател временных интервалов , выход второго триггера модели ветви соединен с соответствующим входом записи сдвигового регистра блока формировани топологии, выход третьего элемента И блока формирова ни топологии подключен к нулевому входу триггера, к входу управлени записью сдвигового регистра блока формировани топологии, к второму входу второго триггера модели ветви , выход сдвигового регистра блока формировани топологии соединен с вторым входом элемента И формировател управл ющих импульсов, вл ющим с первым входом формировател управл ющих импульсов, вход счетчика формировател управл ющих импульсов соединен с выходом первого элемента И блока формировани топологии, выход второго элемента И блока формировани топологии подключен к входу счетчика импульсов. На фиг, 1 изображена функциональна схема устройства дл моделировани сетевых графиков; на фиг. 2 формирователь управл ющих импульсов; на фиг. 3 - 7 - примеры моделировани логических зависимостей в узлах; на фиг. 8 - пример моделировани сети . Устройство содержит блок 1 моделей ветвей, блок 2 формировани топологий , формирователь 3 управл ющих импульсов, генератор 4 импульсов. Кажда модель ветви содержит формирователь 5 временных интервалов, задатчики 6, 7 конечного и начального адресов соответственно, триггеры 8, 9, счетчик 10, элементы И 11 - 13, элемент НЕ 14. Блок формировани топологии содержит счетчик 15, сдвиговый регистр 16, триггер 17, элементы И 18-20, элементы ИЛИ 21-22, второй и первьй элементы НЕ 23 24. На фиг. 1 обозначены входы 25, 26 формировател 5, счетчик импульсов 27 и выход 28 формировател 3, на фиг. 2 - элемент И 29, счетчик 30. Регистр 16 блока формировани топологии вл етс сдвиговым регистром с параллельной записью информации. Сдвиговый вход регистра соединен с выходом элемента И 18, а вход управлени записью - с выходом элемента И 20. Последний вход регистра предназначен дл записи в регистр информа The invention relates to the field of computing, in particular to electronic modeling devices, and can be used to model alternative and majority networks. Apparatuses for modeling networks are known. Each of these devices contains a pulse generator, a control unit, a branch model block, the number of branch models is equal to the number of branches in the network being modeled, and a topology generation unit, each branch model containing initial and final node addresses master, which together with the topology shaping unit model logical dependencies in network nodes. Modeling of the lengths of branches and paths in devices is performed in the same way, the only difference is in the simulation of logical dependencies in the nodes of SP networks. C2 and GZZ. The known specialized devices for network modeling are characterized by the fact that each of them allows modeling networks with a limited set of logical dependencies in network nodes. Hereinafter, we will understand by a network a connected oriented weighted graph G VnW, where V is the set of network branches, W is the set of network nodes. By Vp we will denote the set of incoming (respectively, the set of outgoing) branches for the node w-; EvCot Binary sign of the beginning (end, respectively) of the branch V ;. Consider the known devices for modeling networks from the point of view of modeling their logical dependencies and network nodes. Thus, device 1 allows you to model disjunctive, conjunctive and disjunctive-conjunctive dependencies in nodes, which are described by the expressions: ... (V) (W) vv The device for modeling network schedules 2 allows you to model dependencies like (1), ( 2) and perform an associative search on a set of signs, i.e. realize the dependence of the form L ...,. (4) where P, Pp,, P are the values of the binary signs that are being searched; ., if P 1; П П, if Pr 0. Device 3 allows to model disjunctive nodes with alternative and stochastic outputs, i.e. pealizo dependence (WV -). Vv, -v, ... eVt. .4, -eV;., (5) where Rg is a binary permission sign of the beginning of the Vg branch after the end of its initial node i, there is only one branch for which this sign is currently equal to one, i.e. of all the outgoing branches, only one is realized. For a node with alternative outputs, the value of attributes a t is set in advance, prior to the network modeling, for a node with stochastic outputs, the value of the characteristic Rg is associated with the probability of realizing the Vg branch and is obtained in the network modeling process. The disadvantage of these devices is a narrow set of simulated logical dependencies in the nodes. The closest technical solution to the invention is an arrangement for simulating network schedules, comprising a control unit, the first output of which is connected to the first input of the first OR element of the topology generation unit, the branch model block by the number of jobs, wired, each of which Nena in the form of address setters, outputs connected to the elements And, with the output of the first element And connected to the input of the time interval shaper, the input of the second element And connected through an inverter to the first input element liJTM, to the second input of which is connected to the output of the second AND gate, the pulse generator, first and second outputs which are respectively connected to the second input of the first AND gate of each model and to first input of first AND TOPOLOGY forming unit; the second input of which is connected to the inverter input of the shaping unit; in addition, each branch model contains triggers, the inputs of which are connected to the time interval former, the second input of the first trigger connected to the first input of the second element And, to the second input of which and the third input of the first element And the outputs of the second trigger are connected to the inputs of the address setting devices of each branch model connected to the output of the first OR element of the topology formation unit containing the second OR element connected via an inverter to the input of the second element AND, and a serially connected third element AND and a third element OR, the output and input of which are connected respectively to the input and the second output of the control unit, the first output of the impu generator; 1s is connected to the second input of the second element And the topology shaping unit, the output of which is connected to the input of the time interval generator of each branch model, the input of the control unit is connected to the fourth input of the first element AND of each branch model, the output of the first trigger of each branch model Connected to the input of the second element OR of the topology formation unit, and the output of the second element OR of each branch model is connected to the input of the third element AND topology formation unit, an additional AND element is introduced into each branch model, a trigger, shift register and counter, input are entered into each branch model which is connected to the input of the shift register and to the output of the first OR element of the topology shaping unit, and the counter output is connected to the single trigger input of the topology shaping block, whose single output It is connected to one of the inputs of the third element I of the topology forming unit, and the zero trigger output is connected to one of the inputs of the second element 1 of the topology formation unit, and the shift register output is connected to the first input of an additional element of each branch model, the second input of which is connected to the output of the setter addresses of the start node, and the output is connected to the single input of the second trigger of branch 4. A device for simulating network schedules allows you to simulate conjunctive networks with the exception of branches, x of the forbidden nodes W e W, i.e. implement the dependence of the form “4 - ot 0 - i.feV, R.0,“ .- .. ev:, vv, v, ... 6V. . (6) None of the known devices can simulate alternative and majority networks. Alternative networks are distinguished from conventional networks by a wide range of logical dependencies in the nodes. Namely, the number of nodes in an alternative network includes disjunctive and conjunctive with ordinary outputs, as well as disjunctive and conjunctive with alternative and stochastic outputs. These dependences are described respectively in the simulations (1), (2) (5) and (7) V (c4,). . 3., vv, Vt, .. 6V-, (7) where the meaning of all the notation is the same as in (5). One of these types of nodes in an alternative network is also a node such as a time discriminator. For such a node, the number of outgoing branches is equal to the number of incoming branches, and each outgoing branch corresponds to a single incoming branch, so that the sign R. accepts a single value only when the corresponding, finished branch has completed. Thus, if a node of the temporal discriminator type is disjunctive, then after the eye of the first branch entering into it, the branch begins — only the branch that corresponds to this branch, and the remaining branches are excluded. Thus, the network is an alternative private view network. Alternative networks encompass a significantly wider class of objects and tasks of planning and management, rather than network graphics, in connection with which the modeling of such networks is of great practical importance. Majority networks are distinguished by the fact that their nodes implement-majorization. tare functions. The importance of modeling such networks is due to extensive research on the creation of computers on majority elements. The function of the 1st major node with three inputs is described by the expression "a H - H% S ... . c..4.-ev;, v.vp, v.v. (al) The purpose of the invention is to expand the functionality by simulating alternative and majority networks. This goal is achieved in that a network simulation device comprising a pulse generator, a control pulse generator, a block of branch models, a topology shaping unit, including a counter, a shear register, trigger, AND elements, OR elements, the first element is NOT, the output of the first element OR is connected to the first input of the first element AND, and through the first element NOT to the first input the second element And the second inputs of the first and second elements And connected respectively with the first and second outputs of the pulse generator, the counter input is connected to the shift input of the shift register, the counter output is connected to a single trigger input, the single and zero outputs of which are connected respectively to the first inputs of the third element And the first element OR, each model of the branch includes triggers, a shaper of time intervals, AND elements, the element NOT and the initial and terminal node addresses, whose inputs connected and connected to the input of the topology shaping unit, in each branch model the output of the first trigger is connected to the first input of the first element AND, the second and third inputs of which are connected respectively to the output of the starting node address generator and the first input of the control pulse driver the spacing of the branch model is connected to the first inputs of the first and second triggers, the second input of the first trigger is connected to the output of the second element AND the branch model, the output of the address setter of course The node is connected to the input of the element NOT and to the first input of the third element AND the branch model, the output of the second element AND the topology shaping unit is connected to the first input of the time slot of the branch model, the output of the second trigger of the branch model is connected to the corresponding input of the first OR element of the topology shaping unit , a pulse counter has been entered, in addition, the control pulse generator contains a counter and an element I, the output of which is the output of the control pulse generator, the output of the counter is connected to the first input of the AND element, the counter input is the second input of the control pulse generator, and a counter is inserted into each branch model, a second element is introduced into the topology shaping unit. NOT whose output is connected to the second input of the third element AND, the third input of which is connected to the output of the first element OR of the topology shaping unit, the outputs of the pulse generator are connected to the inputs of the second element OR of the topology shaping unit whose output is connected to the input of the second element NOT, the output of the first element And block forming the topology, is connected to the input of the counter of the block forming the topology, the output of the first element And the branch model is connected to the input of the counter of the model of the branch, the output of which is connected to the second the third input of the second element I, the second input of which is connected to the output of the branch model NOT, the output of the third element of the branch model is connected to the second input of the time interval generator, the output of the second trigger of the branch model is connected to the corresponding input of the shear recording the register of the topology shaping unit, the output of the third element AND the shaping topology block is connected to the zero input of the trigger, to the control input of the recording of the shift register of the topology shaping unit, to the second the second trigger of the branch model, the output of the shift register of the topology shaping unit is connected to the second input of the control pulse generator AND, which is the first input of the control pulse former, the counter of the control pulse former, is connected to the output of the first element And the topology shaping unit, output the second element And the topology shaping unit is connected to the input of the pulse counter. Fig. 1 is a functional block diagram of a device for modeling network graphs; in fig. 2 control pulse driver; in fig. 3–7 are examples of modeling logical dependencies in nodes; in fig. 8 is an example of network modeling. The device contains a block of 1 models of branches, a block 2 of the formation of topologies, a driver of 3 control pulses, a generator of 4 pulses. Each branch model contains a shaper 5 time intervals, setters 6, 7 of the final and initial addresses, respectively, triggers 8, 9, counter 10, elements 11-11, element NOT 14. The topology generation unit contains counter 15, shift register 16, trigger 17 , elements AND 18-20, elements OR 21-22, the second and first elements are NOT 23 24. In FIG. 1 denotes the inputs 25, 26 of the imaging unit 5, the pulse counter 27 and the output 28 of the imaging unit 3, in FIG. 2 - element 29, counter 30. The register 16 of the topology generation unit is a shift register with parallel recording of information. The shift input of the register is connected to the output of the And 18 element, and the input of the record control is connected with the output of the And 20 element. The last input of the register is intended for writing to the information register
ции, присутствующей на входах, записи , соединенных с единичными выходами триггеров 9 моделей ветвей. Сдвиговый вход регистра предназначен дл сдвига содержимого регистра вправо. Триггер 17 и счетчик 15 предназначены дл того, чтобы обеспечить посто нную длительность этапа моделировани логических зависимостей. В качестве задатчиков 6, 7 конечного и начального адресов использованы кольцевые сдвиговые регистры. Эти регистры предназначены дл записи информации о топологии моделируемой сети и о логических зависимост х в узлах сети. Выход каждого из этих регистров соединен с его же входом записи, за счет чего обеспечиваетс восстановление первоначально записанной информации через каждые N импульсов сдвига, N- число разр дов регистра. При зтом задатчик 7 предназначен дл записи и хранени информации о логических зависимост х в узле (т.е. в разр де, соответствующем ветви Vj , в задатчик 7 ветви V.C занесена единица, если V входит в запись f ). Задатчик 6 предназначен дл записи и хранени информации о признаках выбора (либо запрета) той или иной ветви при условии реализации ее начального узла (т.е. признаки .R, ). При этом вс логическа информаци представлена через номера ветвей. А именно, j-и ветви сети поставлен в соответствие j-й разр д регистра 16 задатчиков 6 и 7. Номера узлов в процессе подготовки сети к моде,лированию и в процессе моделировани не используютс . Формирователь 5 временных интервалов включает в себ дискретную линию задержки, например счетчик (на фиг. 1 не показан). Формирователь предназначен дл отсчета импульсов, поступающих на его вход, в том случае, если предварительно на другой его вход было подано разрешение. При этом временной интервал между поступлением на формирователь разрешени и окончанием работы формировател находитс в соответствии с длиной моделируемой ветви. Формирователь предназначен дл вьщачи сигнала окончани работы устройства. Счетчик 30 и элемент И 29 предназначены дл вьщачи сигнала останова.tion, present at the inputs, records connected to the single outputs of the flip-flops 9 models of branches. The shift input of the register is intended to shift the contents of the register to the right. The trigger 17 and the counter 15 are designed to ensure a constant duration of the simulation of logical dependencies. Ring shifts are used as setters for 6, 7 end and start addresses. These registers are intended to record information about the topology of the simulated network and about logical dependencies in the network nodes. The output of each of these registers is connected to its own recording input, thereby ensuring the restoration of the originally recorded information after each N shift pulses, N is the number of register bits. In this case, the setting device 7 is intended for recording and storing information about logical dependencies in the node (i.e., the category corresponding to the branch Vj is set to unit 7 of the branch V.C if V is included in the record f). Unit 6 is designed to record and store information about the signs of choice (or prohibition) of a particular branch, provided that its initial node is implemented (i.e., signs .R,). In this case, all logical information is presented through branch numbers. Namely, the j-and network branches are assigned to the j-th bit of register 16 of handlers 6 and 7. Node numbers are not used in the process of preparing the network for fashion, translation and simulation. The time slot generator 5 includes a discrete delay line, such as a counter (not shown in Fig. 1). The shaper is designed for counting pulses arriving at its input, in the event that permission has been previously given to another of its inputs. In this case, the time interval between the arrival at the resolution generator and the completion of the generator operation is in accordance with the length of the simulated branch. The shaper is designed to detect the signal of the end of the device operation. The counter 30 and the element And 29 are designed to achieve a stop signal.
Подробно его функционирование расмотрим на примере моделировани сети (фиг.8). Генератор 4 импульсов предназначен дл выдачи двух серий им5 пульсов - А и Б, сдвинутых друг относительно друга. Дл вьщачи этих серий предназначены соответственно второй и первый выходы генератора.In detail, its operation will be considered on the example of network modeling (Fig. 8). The pulse generator 4 is designed to output two series of 5 pulses - A and B, shifted relative to each other. The second and first outputs of the generator are designed for the series.
Расмотрим работу устройства. 10 Моделирование сети выполн етс посредством чередовани двух этапов: этапа моделировани длин ветвей, когда на модели ветвей поступают .импульсы серии А, и этапа модели15 ровани логических зависимостей,Consider the operation of the device. 10 The network modeling is performed by alternating two stages: the stage length modeling stage, when the A series impulses arrive on the branch models, and the logical dependences modeling stage, 15
когда на модели ветвей поступают .. импульсы серии Б. Рассмотрим вначале моделирование различных логических, зависимостей (фиг. 3-7), а затем 0 моделирование сети в целом (фиг.8). I При этом полагаем, что (N - число разр дов регистров 16, 6, 7, а также емкости счетчиков 10 всех моделей ветвей и счетчика 15). Так, на фиг. 3 показано моделирование дизъюнкции. Отметим, что при моделировании узлов с обычными (неальтернативными) выходами содержимые регистров задатчиков 6 и 7 0 каждой модели ветви равны между собой. Рассмотрю работу устройства на примере фиг. 3, начина с момента, когда окончилась ветвь сх . Это означает , что на выходе триггера 9 5 модели ветви а по вилс единичный сигнал, который проходит на выход элемента ИЛИ 21 и через элемент НЕ 24 и элемент И 19 запрещает поступление на модели ветвей импульсов серии 0 А. Этот же сигнал через элемент И 18 разрешает поступление импульсов серии Б на регистры задатчиков 6, 7 моделей ветвей. В рассматриваемый момент триггер 17 находитс в еди5 ничном состо нии. По окончании импульса серии А, который обусловил по вление единичного сигнала на выходе триггера 9 модели ветви q , на выходе элемента ИЛИ 22 по вл етс нулевой сигнал, а на выходе элемента НЕ 23 - единичный. Единичный сигнал на выходе элемента И 20 может по витьс только тогда, когда на выходе элемента НЕ 23 присутствует , единичньй сигнал, т.е. в промежутках между импульсами серий А и Б. Посколь-ку на всех входах элемента И 20 присутствуют единичные сигналы, таП1 кой же сигнал по вл етс на выходе элемента И 20. Последний сигнал поступает на вход уплавлени записью регистра 16, ив этот регистр записываетс информаци , присутствую ща на его входах параллельной записи , в частности, в. а-й разр д регистра 16 заноситс единица. По этому же сигналу с выхода элемента И 20 триггер 17 и триггеры 9 всех моделей ветвей устанавливаютс в нулевое состо ние. Нулевой выход триггера 17 обеспечивает присутствие единичного сигнала на выходе :элемента ИЛИ 21; по-прежнему импульсы серии А на модели ветвей не поступают, а поступают лишь импульсы серии Б. Независимо от состо ни триггеров 9 ;моделей ветвей такое положение сохран етс до тех пор, пока триггер 17 не установитс в единичное состо ние сигналом с выхода счетчика 15, что происходит после подачи на его вход (и на входы регистров задатчиков 6, 7 всех моделей ветвей) N импульсов серий Б с выхода элемента И 18. Таким образом, триггер 17 и счетчик 15 обеспечивают посто н |Ную длительность каждого этапа моделировани логических зависимостей Те же N импульсов серии Б поступают на сдвиговый вход регистра 16. В данном случае N 8; примем, что «-и ветви соответствует 1-й (слева) разр д сдвиговых регистров задатчиков 6, 7 и регистра 16; й ветви 2-й разр д. После поступлени семи импульсов серии Б на входах регистров задатчиков 6, .7 моделей с -1 и .d-и ветви по вл ютс единичные сигналы. Дл определенности будем рассматривать только модель С-й ветви, дл d-й ветви все аналогично . Единичньм сигнал с выхода регистра задатчика ,6 (7) поступает на первый вход элемента И 13 (элемента И 11 соответственно). Однако поскольку в соответствующем разр де регистра 16 записан нуль (ветвь Ъ н окончилась), на выходе регистра 16 после поступлени семи импульсов се рии Б нулевой сигнал, который посту пает на второй вход элемента И 11 каждой модели ветви, в том числе и с-й., запреща тем самым поступление сигнала на вход счетчика 10 с-й мод ли ветви. Поэтому состо ние этого счетчика не мен етс и на выходе эл 412 мента И 13 единичный сигнал не по вл етс . При поступлении следующего импульса серии Б на выходе регистра 16 по вл етс единичный сигнал, так как содержимое этого разр да, соответствующего а-й ветвиj равно 1. Этот сигнал через элемент И 11 разрешает поступление единичного сигнала на вход счетг1ика 10 модели ветви с, так как на выходах регистров задатчичиков 6, 7 и в этом такте присутствуют единичные сигналы. По сигналу на входе счетчика 10 к его содержимому прибавл етс единица и на выходе этого счетчика по вл етс сигнал переполнени , который разрешает поступление единичного сигнала на выход элемента И ЛЗ с-й модели ветви. Этот сигнал поступает на вход формировател 5 временных интервалов ЭТой модели ветви, подготавлива его к отсчету импульсов серии А. Единичный сигнал на выходе регистра задатчика 6 этой модели ветви запрещает через элемент НЕ 14 поступление единичного сиг-, нала на выход элемента И 12 и на единич-. ный вход триггера 8,поэтому триггер 8 остаетс в нулевом состо нии. То же происходит с моделью ветви д . Таким образом, обе эти модели ветвей могут моделировать свои временные интервалы. По тому же импульс серии Б по вл етс сигнал перепол нени на выходе счетчика 15, жоторьй устанавливает в единицу триггер 17. Поскольку в рассмотренный период времени состо ни триггеров 9 всех моделей ветвей не измен лись, на выходе элемента ИЛИ 21 присутствует нулевой сигнал, поэтому при по влении единичного сигнала на выходе элемента НЕ 23 единичный сигнал на выходе элемента И 20 отсутствует. Нулевой сигнал с выхода элемента ИЛИ 21 через элемент НЕ 24 и элемент И 19 разрещает поступление на модели ветвей импульсов серии А, через элемент И 18 запрещает поступление импульсов серии Б. Импульсы серии А поступают на те формирователи временных интервалов, на которые . предварительно поданы единичные сигналы с вьпсодов элементов И 13. В частностиj эти импульсы поступают на Формирователи 5 моделей ветвей с и (3, чем обеспечиваетс моделирование ветвей с и d. То же произошло бы с модел ми ветвей с и d , еслиwhen the branches are received on the model .. series B impulses. Consider first the modeling of various logical dependencies (Fig. 3-7), and then 0 modeling the network as a whole (Fig. 8). I At the same time we assume that (N is the number of register bits 16, 6, 7, as well as the capacity of the counters 10 of all branch models and the counter 15). Thus, in FIG. 3 shows a disjunction simulation. Note that when modeling nodes with ordinary (non-alternative) outputs, the contents of master registers 6 and 7 0 of each model are equal to each branch. Consider the operation of the device on the example of FIG. 3, starting from the moment when the cx branch ended. This means that at the output of trigger 9 5 of the model of branch a, there is a single signal that passes to the output of the element OR 21 and through the element NOT 24 and the element AND 19 prohibits the arrival on the model of branches of series 0 A. The same signal through the element AND 18 Allows the arrival of a series of pulses B on the registers of the setters 6, 7 models of branches. At the time in question, trigger 17 is in the unified state. At the end of the series A pulse, which caused the appearance of a single signal at the output of the flip-flop 9 of the q branch model, the output of the OR 22 element appears and a zero signal appears at the output of the HE 23 element — a single signal. A single signal at the output of the element And 20 can appear only when the output of the element NO 23 is present, a single signal, i.e. in the intervals between the pulses of series A and B. Since there are single signals on all the inputs of the AND 20 element, the same signal appears at the output of the AND 20 element. The last signal enters the input of the record by register 16, and this register records information , present at its inputs of parallel recording, in particular, in. A-th bit of register 16 is entered in the unit. By the same signal from the output of the element AND 20, the trigger 17 and the triggers 9 of all branch models are set to the zero state. The zero output of the trigger 17 ensures the presence of a single signal at the output of: the element OR 21; still, the series A pulses on the branch models do not arrive, but only the series B impulses. Regardless of the state of the flip-flops 9; the branch models remain in this position until the flip-flop 17 is set to one by the counter output signal 15 what happens after submitting to its input (and to the inputs of the registers of setters 6, 7 of all branch models) N pulses of series B from the output of element I 18. Thus, trigger 17 and counter 15 ensure a constant | Noah duration of each stage of modeling logic dependencies Same n im pulses of series B are fed to the shift input of the register 16. In this case, N 8; Let us assume that the “-i branch corresponds to the 1st (left) bit of the shift registers of setters 6, 7 and register 16; After the arrival of seven impulses of series B, single signals appear at the inputs of the setpoint registers 6, .7 of the models with -1 and .d and the branches. For definiteness, we will consider only the model of the Cth branch; for the dth branch, everything is the same. A single signal from the output of the master setting register, 6 (7) is fed to the first input of the element And 13 (element And 11, respectively). However, since a zero is recorded in the corresponding register register 16 (the branch н n is terminated), the output of the register 16 after the arrival of seven pulses of series B is a zero signal, which goes to the second input of the And 11 element of each branch model, including st., thereby prohibiting the arrival of a signal at the counter input of the 10th-th mode of the branch. Therefore, the state of this counter does not change, and a single signal does not appear at the output of the electronic element AND 13. When the next impulse of series B arrives, a single signal appears at the output of register 16, since the contents of this bit, corresponding to the a-th branch, is 1. This signal through element 11 allows the arrival of a single signal at the input of the counter 10 model of the branch c, as at the outputs of master register registers 6, 7 and in this step there are single signals. The signal at the input of the counter 10 adds one to its contents, and at the output of this counter an overflow signal appears that permits the arrival of a single signal at the output of the I LL element from the ith model of the branch. This signal arrives at the input of the shaper of 5 time intervals of this branch model, preparing it for counting the A series pulses. A single signal at the output of the master set 6 register of this branch model prohibits the input of the single signal at the output of the And 12 element and the unit -. the trigger input 8, so the trigger 8 remains in the zero state. The same happens with the branch model d. Thus, both of these branch models can model their time intervals. By the same impulse of series B, an overflow signal appears at the output of counter 15, which sets the trigger 17 to unity. Since during the considered period of time the state of the flip-flops 9 of all branch models did not change, the output signal of the OR 21 has a zero signal, therefore when a single signal appears at the output of the HE 23 element, there is no single signal at the output of the AND 20 element. The zero signal from the output of the element OR 21 through the element NOT 24 and the element AND 19 allows the arrival on the models of the branches of the A series of pulses, and through the element I 18 prohibits the arrival of the impulses of the B series. single signals were preliminarily sent from the elements of the And 13 elements. In particular, these pulses are sent to the Formers of 5 models of the branches c and (3, which ensures the simulation of the branches c and d. The same would happen with the models of the branches c and d if
бы первой окончилась ветвь Ъ либо ветви а и-Ъ окончились одновременно.the first b branch would end, or the a and-b branches would end at the same time.
Моделирование конъюнкции (фиг. 4) отличаетс тем, что в счетчики 10 с-и и d-й моделей ветвей заноситс число, равное в общем случае неМ-1, а N-ot , где od - число ветвей, вход щих в узел, начальный дл с и . Конкретно дл фиг. 4 ,T.e. в счетчиках 10 моделей с-и и d-й ветвей Занесено число 6. Таким образом , сигнал переполнени на выходе счетчика 10 по вл етс после того, как к его содержимому прибавлены две единицы, т.е. после того, как окончились обе ветви ot и Ь . Этапы моделировани логических зависимостей после окончани ветвей а и Ъ, если они окончились в разное врем , выполн ютс так же,как указано. В течение первого этапа к содержимым счетчиков 10 моделей с-и и -й ветве прибавл етс по единице, после чего их содерзкимые станов тс равными 7. Сигнал переполнени по вл етс на их выходах только после второго этапа , когда окончилась втора ветвь (а либо b). Если же ветви а и Ъ окончились одновременно, то в начале этапа моделировани логических зависимостей присутствуют единичные ;сигнальг иа выходах- триггеров 9 ot-й и Ь-й моделей ветвей и по сигналу с выхода элемента И 20 записываютс единицы как в сл-й, так и в Ь-й разр ды регистра 16. В этом случае прибавление двух единиц к содержимым счетчиков 10 моделей ветвей сив выполн етс в течение одного этапа . В остальном устройство работает , как указано.Simulation of a conjunction (Fig. 4) is characterized by the fact that in counters 10 of a and d-th models of branches, a number is equal to, in the general case, H-1, and N-ot, where od is the number of branches entering the node, initial dl with and. Specifically for FIG. 4, T.e. in counters 10 models of the s-and and d-th branches, the number 6 is entered. Thus, the overflow signal at the output of counter 10 appears after two units are added to its content, i.e. after both branches ot and b have ended. The steps of modeling the logical dependencies after the completion of branches a and b, if they have ended at different times, are performed in the same way as indicated. During the first stage, the contents of the counters of 10 models of the c-and -th branch are added one at a time, after which their content becomes equal to 7. The overflow signal appears on their outputs only after the second stage, when the second branch has ended (or b). If the a and b branches ended simultaneously, then at the beginning of the simulation of logical dependencies there are single ones, the signal outputs of the 9 ot-th and b-th models of branches trigger and the signal from the output of the AND 20 element is recorded as in the next, so in the b-th digit of the register 16. In this case, the addition of two units to the contents of the counters of 10 models of branch lines is performed during one stage. The rest of the device works as indicated.
Моделирование узлов с альтернативными выходами рассмотрим на примере узла типа временной различитель (фиг.5). Содержимые регистров задатчиков 6, 7 моделей ветвей d , К , гп приведены на фиг.5 Ветви а(Ь, с) соответствуют 1-й (2-, 3-й соответственно) разр д регистра . Логические соотношени (фиг.5) означают, если первой окончилась ветвь ск ( Ъ , с), то начнетс ветвь d (1 ,т соответственно), остальные выход щие ветви запрещаютс .Modeling nodes with alternative outputs consider the example of the node type time discriminator (figure 5). The contents of the setting registers of the 6, 7 models of the branches d, K, gp are shown in Fig. 5. The branches a (b, c) correspond to the 1st (2nd, 3rd, respectively) bit of the register. The logical relations (Fig. 5) mean if the branch ck (b, c) is the first to end, then the branch d (1, t, respectively) will start, the other outgoing branches are prohibited.
Пусть, например,первой окончилось ветвь а . Начинаетс этап моделировани логических зависимостей, как указано. После 6 импульсов серии БLet, for example, be the first to end the branch a. The simulation phase of the logical dependencies begins, as indicated. After 6 impulses of series B
по вл ютс единичные сигналы на выходах регистров задатчика 7 моделей ветвей (3 , 1 , fn и на выходе реги .стра задатчика 6 модели ветви m. Та как ветвь с не окончена, в соответствующем разр де регистра 16 записан нуль, и в рассматриваемом такте на выходе регистра 16 присутствует нулевой сигнал, запреща поступление единичного сигнала на выходы элементов И 11 моделей ветвей d, 1с, m. ,single signals appear at the outputs of the registers of the setter 7 of branch models (3, 1, fn and at the output of the register of setter 6 of the model of branch m. As branch c is not finished, zero is written in the corresponding register section 16 and in the considered cycle the output of the register 16 is a zero signal, prohibiting the receipt of a single signal at the outputs of the elements And 11 models of the branches d, 1s, m.,
Таким образом, изменени содержимых счетчиков 10 не происходит. После поступлени следующего импульса серии Б происходит то же. Наконец, после поступлени 8-го импульса серии Б на выходе регистра 16 по вл етс единичный сигнал, т.е. а- ветвь окончена. Этот сигнал проходит на выходы элементов И 11 моделей ветвей (3, V. , m и прибавл ет по единице в счетчики 10 этих моделей ветвей, после чего на выходах этих счетчиков по вл ютс сигналы переполнени . Поскольку в данный момент единичный сигнал присутствует на выходе регистра 6 лишь в одной ветви d , сигнал с выхода счетчикаThus, the content of the counters 10 does not change. After the next pulse of series B arrives, the same thing happens. Finally, after the arrival of the 8th pulse of series B, a single signal appears at the output of register 16, i.e. a-branch is over. This signal passes to the outputs of elements And 11 models of branches (3, V., m and adds one for each counter 10 of these models of branches, after which overflow signals appear at the outputs of these counters. Since at the moment a single signal is present at the output register 6 only in one branch d, the signal from the output of the counter
10через элемент И 13 проходит на фомирователь 5 этой модели ветви, подготавлива его к отсчету импульсов серии А. Нулевые сигналы на выходах регистров задатчиков 6 моделей ветвей V , m через элементы НЕ 14 и элементы И 12 устанавливают в единицу триггеры 8 этих моделей ветвей, запреща тем самым через элементы И10 through the element And 13 passes to the defator 5 of this model branch, preparing it for counting the pulses of the series A. Zero signals at the outputs of the registers of setters 6 models of the branches V, m through the elements NOT 14 and the elements I 12 set to one the triggers 8 of these branch models, prohibiting thereby through the elements and
11реализацию этих ветвей. Если признак разрешени ветви задан заранее , он заноситс в регистр задатчика 6 ветви в виде соответствующего кода. Моделирование таких узлов выпон етс так же. Если начальный узел дл ветвей d , 1 , m конъюнктивный,11 the implementation of these branches. If the branch permission indication is set in advance, it is entered into the register of the setter 6 of the branch in the form of a corresponding code. The modeling of such nodes is the same. If the starting node for the branches is d, 1, m conjunctive,
с альтернативными выходами, то мен етс только содержимое счетчиков 1with alternative outputs, only the contents of the counters are changed 1
а именно вместо 7 там записываетс число 5. Тогда сигналы переполнени в счетчиках 10 по вл ютс после окончани всех трех ветвей . Запрет какой-либо ветви реализуетс путем заполнени регистра задатчика 6 нул ми.namely, instead of 7, the number 5 is written there. Then overflow signals in the counters 10 appear after all three branches have been completed. The prohibition of any branch is implemented by filling the master register with 6 zeroes.
Моделирование узлов со стохастическими выходами выполн етс так же, как моделирование узлов с альтернативными выходами. Отличие состоит лишь в информации, содержащейс в 15 регистрах задатчиков 6 выход щих ве вей. А именно, единицы в регистр задатчика 6 занос тс случайным образом , с учетом веро тности реализа ции той или иной ветви. Реализаци единственной из выход щих ветвей обеспечиваетс тем, что единица в любом разр де регистра задатчика 6 присутствует в единственной модели ветви из всех моделей ветвей, вы ход щих из узла со стохастическими выходами. По сним это на примере. Пусть после свершени дизъюнктивного узла должна начатьс одна из двух выход щих ветвей, причем веро ности их реализации одинаковы и рав ны по 0,5. Тогда .в счетчики 10 заноситс число N-1 , в регистр задат чика 6 одной выход щей ветви заноситс число, состо щее из Nf2 единиц и N/2 нулей, причем расположение единиц в числе случайно. В регистр задатчика 6 второй выход щей ветви заноситс число, обратное первому (т.е. там, где в первом числе были единицы, во втором сто т нули, и наоборот). В этом случае после реализации начального узла дл этих ветвей начинает моделирование длины лишь одна модель ветви, а именно та дл которой сигнал переполнени счетчика 10 совпал с единичным сигналом на выходе регистразадатчика Равноверо тный выбор ветвей обеспечиваетс одинаковым числом единиц в регистрах задатчиков 6. . После окончани моделировани сети (т.е. после получени одной реализации стохастической сети) содержимые регистров задатчиков 6 мог делей ветвей, выход щих: из стохасти ческих узлов, мен ютс случайным об разом. Конъюнктивный узел со стохасти .ческимй выходами реализуетс так же,.но в счетчики 10 заноситс число , где cL - число ветвей, вход щих в конъюнктивный узел. Моделирование мажоритарного узла (фиг. 6) выполн етс так же, как мо делирование конъюнктивного узла (фиг. 4), отличие состоит в том, чт в счетчики 10 заноситс число, равное N- , где |й ( ) +1, d- - число входов мажоритарного узла . Дл узла, изображенного на фиг. 6, смысл мажоритарной функции узла состоит в том, что ветви X ,т 416 могут начатьс , когда окончены любые две из вход щих ветвей а, Ь ,с. В остальном устройство функционирует , как описано дл фиг. 4. Устройство может реализовать также сложные логические зависимости, например И-ИЛИ (фиг. 7). Этот узел представл етс в устройстве в виде трех узлов - двух конъюнктивных, с выход щими ветв ми р и (нулевой длины, и одного дизъюнктивного, с выход щими ветв ми k и m. Содержимые регистров и счетчиков приведены на фиг. 7i ветви а , Ъ , с , d , р , CJ, соответствуют разр дам регистров 1, 2, 3, 4, 7, 8 соответственно (счита слева). Полученные три узла моделируютс в устройстве так же, как описано дл фиг. 3. Особенность состоит в том, что ветви р и - нулевой длины. Это означает, что после реализации одного из конъюнктивных узлов на этапе моделировани логических зависимостей на формирователь 5 временных интервалов модели ветви, например р J подаетс разрешающий сигнал, по которому ввиду нулевой длины этой ветви триггер 9 р-й модели ветви устанавливаетс в единицу. Поэтому по окончании текущего этапа моделировани логических зависимостей на выходе элемента ИЖ 21 имеетс единичньй сигнал. Послеустановки триггера 17 в единицу в промежутке между импульсами А и В, когда на выходе элемента НЕ 23 присутствует единичный сигнал, на выходе элемента И 20 также по вл етс единичньй сигнал, по которому триггер 17 устанавливаетс в нуль, обеспечива тем самым начало нового этапа моделировани логических зависимостей . По тому же сигналу в регистр 16 записываетс информаци , в частности в 7-й разр д записываетс еди|ница . Таким образом, сразу после окончани одного этапа моделировани логических зависимостей начинаетс второй такой же этап. После поступлени двух импульсов серии В на вьпсоде регистра 16 по вл етс единичный сигнал, который через элементы И 11 моделей веч вей } и го поступает на счетчики 10 этих моделей; сигналы с выходов эт; счетчиков поступают через элементы И 13 на формирователи 5, разреша / 7 делирование ими временных интервалов . В остальном работа устройства протекает аналогично. Рассмотрим процесс моделировани собственно СЕТИ (фиг. 8). Будем при этом также ссылатьс на фиг. 1 и 2. Начальный узел ветви (фиг. 8) - дизъюнктивный, конечный узел сети конъюнктивный. Поскольку в остальные узлы сети входит по одной ветви, эти узлы реализуютс (. после окончани вход щей ветви. Дли ны ветвей проставлены в скобках. Ор ганизаци устройства обуславливает необходимость введени в состав сети двух ветвей нулевой длины; начал ной m и конечной k . Предварительно в устройство заноситс вс необходи ма информаци : в формирователи 5 длины ветвей в регистры задатчиков 6, 7 и счетчики 10 - информаци о т пологии в логических зависимост х . (фиг. 8). Счетчик 27, триггеры 8, 9 всех моделейветвей, кроме гп-й, и триггер 17 блока формировани топологии наход тс в нулевом состо нии . Триггер 9 w-й модели ветви установлен в единицу, и счетчике 30 записано число N-f. Рассмотрим работу устройства, начина с момента, когда на генератор 4 импульсов и на триггер 17 подаетс сигнал пуска (на фиг. 1 и входы, по которым поступает сигнал пуска, не показаны). По этому сигна лу триггер 17 устанавливаетс в еди ничное состо ние, а генератор 4 начинает вьщачу импульсов серий А и Б эти импульсы вьщаютс до тех пор, п ка на генератор не поступит сигнал останова. На вых.оде элемента ИЛИ 21 присутствует единичный сигнал, так if&K триггер 9 т-й модели ветви, установлен в единицуi такой же сигнал имеетс на выходе элемента НЕ 2 поэтому после установки триггера 17 в единичное состо ние на выходе элемента И 20 по вл етс единичный сигнал,по которому вга-й разр д, регистра 16 записываетс единица. Начинаетс этап моделировани логических зависимостей, который выполн етс , как указано. Испульсы с выхода элемента И 18 поступают на вхо 26, увеличива содержимое счетчика Сигнал на выходе счетчика 30 по вл етс через каждые (A«N К ) им4 пульсов, поступающих с выхода элемента И 18, где А О, 1, 2, 3 ,,.. После п импульсов серии Б, поступивших на модели ветвей, разрешающие сигналы поступают на входы формирователей 5 моделей ветвей а и, Ъ После окончани этапа моделировани логических зависимостей начинаетс этап моделировани длин ветвей. Триггер 17 находитс в единичном состо нии , все триггеры 9 - нулевом, и единичный сигнал на выходе элемента НЕ 24 разрешает поступление ймпулЬ сов серии А через элемент И 19 на формирователи 5 временных интервалов моделей ветвей «,13. Те же импульсы с выхода элемента И 19 поступают на вход счетчика 27, увеличива его содержимое. После двух импульсов серии А по вл етс сигнал на выходе формировател 5 ;модели ветви « , и ее триггер 9 устанавливаетс в единицу; модель ветви а окончила свою работу. Начинаетс этап моделировани логических зависимостей, который выполн етс как указанб. После поступлени а импульсов серии Б на модели ветвей с ,d поступает сигнал, разрешающий формирование их временных интервалов. На втором этапе моделировани длин ветвей, после одного импульса серии А, оканчивает работу модель ветви Ъ i на следующем этапе моделировани логических зависимостей разрешающий сигнал поступает на модель ветви g-. На следующем этапе моделировани длин ветвей, после одного импульса серии А, оканчивает работу модель ветви с . На этапе моделировани логических зависимостей на модель ветви вновь посьшаетс разрещающий сигнал, который не измен ет состо ни -и модели ветви, так как формирователь 5 этой модели / ветви уже считает импульсы серии А. Далее процесс моделирорани сети продолжаетс аналогично. Сигналы с выхода счетчика 30 не поступают на вход элемента И 31, поскольку в Я-м разр де регистра 16 имеетс нуль. После одного импульса серии А (счита с начала четвертого этапа моделировани длин ветвей) оканчивает работу модель ветви d , и в следующем этапе моделировани логических зависимостей к содержимому 19счетчика 10 модели ветви k прибавл етс единица. После одного импульс серии А (поступившего в п том этапе моделировани длин ветвей) оканчиваетс ветвь , и на модель k-f ветви поступает разрешающий сигнал. Как описано дл ветвей нулевой длины (см. фиг. 7), при поступлении этого сигнала триггер 9 модели ветви устанавливаетс в единицу, обеспечива начало седьмого этапа моделировани логических зависимостей сра зу же за шестьм. В начале седьмого этапа, в k-й разр д регистра 16 записываетс единица. После поступлейи Я импульсов серии Б эта единица поступает на вход 25, поскол ку на выходе счетчика 30 в этот момент также имеетс единичный сигнал , то на выходе элемента И 31 поЯвл етс единичный сигнал, который поступает на выход 28 формировател 3 и оттуда на генератор 4 4 импульсов, останавлива его работу. На этом работа устройства заканчиваетс . В счетчике 27 содержитс число 7, равное числу импульсов серии А, поступивших на модели ветвей в процессе моделировани . Это число равно длине оптимального пути от начального до конечного узла данной альтернативной сети (оптимальный путь на альтернативной сети - это кратчайший путь, с учетом конъюнктивных зависимостей, если в составы данной альтернативной сети вход т конъюнктивные узлы). Так, кратчайший (длиннейший) путь вл етс частным случаем оптимального пути, когда соответствующа альтернативна сеть содержит только дизъюнктивные (толь-, ко конъюнктивные соответственно) узлы . Таким образом расшир ютс функциональные возможности устройства.The simulation of nodes with stochastic outputs is performed in the same way as the modeling of nodes with alternative outputs. The only difference is in the information contained in the 15 registers of the setters of the 6 outlets. Namely, the units in the master register 6 are entered randomly, taking into account the likelihood of the implementation of a particular branch. The implementation of the only one of the outgoing branches is ensured by the fact that the unit in any master register register 6 is present in a single branch model from all the branch models coming out of the node with stochastic outputs. By taking this example. Suppose that after the disjunctive knot has been completed, one of the two outgoing branches should begin, and the probability of their realization being the same and equal to 0.5 each. Then the number N-1 is entered into the counters 10, the number consisting of Nf2 units and N / 2 zeros is entered into the register of the generator 6 of one output branch, and the arrangement of the units in the number is random. In the setting register of the second branch of the second branch, the number is reversed to the first (i.e., where there are one in the first number, in the second one are hundred tons, and vice versa). In this case, after implementing the initial node for these branches, only one model of the branch starts modeling, namely, the one for which the overflow signal of counter 10 coincided with a single signal at the output of the registrar sensor. Evenly selected branches are provided with the same number of units in the master setting registers 6.. After the network simulation is completed (i.e., after obtaining one implementation of the stochastic network), the contents of the registers of the setters 6 can be divided into branches that go out: from the stochastic nodes, change randomly. A conjunctive node with a stochastic output is implemented in the same way, but a number is entered into the counters 10, where cL is the number of branches entering the conjunctive node. The modeling of the majority node (Fig. 6) is performed in the same way as the modeling of the conjunctive node (Fig. 4), the difference is that a number equal to N- is entered into the counters 10, where | th () +1, d- - the number of inputs of the majority node. For the node shown in FIG. 6, the meaning of the majority function of the node is that the branches X, t 416 can begin when any two of the incoming branches a, b, c are finished. Otherwise, the device functions as described for FIG. 4. The device can also implement complex logical dependencies, for example, AND-OR (Fig. 7). This node is represented in the device in the form of three nodes — two conjunctive, with output branches p and (zero length, and one disjunctive, with output branches k and m. The contents of the registers and counters are shown in Fig. 7i of branch a, B, c, d, p, cj correspond to registers 1, 2, 3, 4, 7, 8, respectively (counting from the left). The resulting three nodes are modeled in the device in the same way as described for figure 3. The peculiarity is the fact that the branches are p and is of zero length. This means that after the implementation of one of the conjunctive nodes at the stage of modeling the logical On the shaper of 5 time intervals of the branch model, for example, p J, a resolution signal is supplied, according to which, due to the zero length of this branch, the trigger of the 9th branch model is set to 1. Therefore, at the end of the current stage of modeling the logical dependencies, signal. After the trigger 17 is set to one in the interval between pulses A and B, when a single signal is present at the output of the element NOT 23, a single signal appears at the output of the element 20 And, year 17 is set to zero, thus providing the beginning of a new stage of modeling logical dependencies. By the same signal, information is recorded in register 16, in particular, one is recorded in the 7th bit. Thus, immediately after the end of one stage of modeling the logical dependencies, the second stage begins. After the arrival of two impulses of series B, a single signal appears on the outset of register 16, which, through the elements of the 11 models of the evening, and goes to the counters 10 of these models; signals from the outputs of the floor; the counters arrive through the elements And 13 on the formers 5, allowing / 7 the division of time intervals by them. The rest of the device proceeds in a similar way. Consider the process of modeling the actual network (Fig. 8). We will also refer to FIG. 1 and 2. The initial branch node (Fig. 8) is a disjunctive, the terminal node of the network is conjunctive. Since the other nodes of the network enter one branch at a time, these nodes are implemented (. After the end of the incoming branch. The lengths of the branches are put in parentheses. The organization of the device necessitates the introduction of two branches of zero length into the network; the initial m and final k. All the necessary information is entered into the device: in the formers 5 of the length of the branches in the registers of the setters 6, 7 and the counters 10 - information about the flatness in logical dependencies (Fig. 8). Counter 27, triggers 8, 9 of all the models of the branches, except for rn th, and trigger 17 form block topology is in zero state. The trigger 9 of the w-th branch model is set to one, and the number Nf is recorded in the counter 30. Consider the operation of the device, starting from the moment when the generator of 4 pulses and the trigger 17 are given a start signal (Fig 1 and the inputs through which the start signal is received are not shown.) By this signal, the trigger 17 is set to one, and generator 4 begins to pulse series A and B, these pulses are activated until the generator is a stop signal will come. A single signal is present at the output of the element OR 21, so if & K is a trigger of the 9th branch model, the same signal is set to unity at the output of the NOT 2 element, therefore, after setting the trigger 17 to 1, the output of the AND 20 is is the single signal by which the first bit, register 16 is written to one. The logical dependency modeling stage begins, which is performed as indicated. The pulses from the output of the element And 18 arrive at the input 26, increasing the contents of the counter. The signal at the output of the counter 30 appears every (A &N; K) and 4 pulses coming from the output of the element And 18, where A 0, 1, 2, 3, After n pulses of series B arriving at the branch models, the resolving signals arrive at the inputs of the formers of 5 models of the branches a and b. After the modeling of logical dependencies is completed, the stage of modeling the lengths of the branches begins. The trigger 17 is in the single state, all the triggers 9 are zero, and the single signal at the output of the element NOT 24 allows the flow of impulses of series A through the element I 19 to the drivers of 5 time intervals of the branch models. The same pulses from the output of the element And 19 are fed to the input of the counter 27, increasing its content. After two impulses of series A, a signal appears at the output of the former 5; the branch model, and its trigger 9 is set to one; branch model and finished its work. The simulation of logical dependencies begins, which is done as specified. After the arrival of the impulses of series B, a signal is received on the model of the branches c, d, allowing the formation of their time intervals. At the second stage of branch length modeling, after one impulse of series A, the branch model bj ends at the next stage of modeling the logic dependencies, the resolving signal arrives at the g- branch model. In the next stage of modeling the lengths of the branches, after one pulse of the A series, the branch model with the end of work will end. At the stage of modeling logical dependencies, the resolving signal is re-inserted into the branch model, which does not change the state of the branch model, since shaper 5 of this model / branch already counts the A-series pulses. Next, the network modeling process proceeds in a similar way. The signals from the output of the counter 30 are not fed to the input of the AND 31 element, since there are zero in the NI dereg register 16. After one impulse of series A (counting from the beginning of the fourth stage of modeling the length of branches), the model of branch d ends, and in the next stage of modeling the logical dependences, one is added to the content 19 of the counter 10 of the model of branch k. After one impulse of series A (arriving at the fifth stage of modeling the length of the branches), the branch ends, and a resolution signal arrives at the branch model k-f. As described for zero-length branches (see Fig. 7), when this signal arrives, the trigger 9 of the branch model is set to one, ensuring the beginning of the seventh stage of modeling logical dependencies immediately after six. At the beginning of the seventh stage, a unit is recorded in the k-th bit of register 16. After the receipt of series B pulses, this unit arrives at input 25, because at the output of counter 30 there is also a single signal at that moment, then a single signal appears at the output of element I 31, which arrives at output 28 of the former 3 and from there to generator 4 4 pulses, stopping his work. The operation of the device ends there. Counter 27 contains the number 7, equal to the number of A-series pulses received on the branch models during the simulation. This number is equal to the length of the optimal path from the initial to the end node of this alternative network (the best path on an alternative network is the shortest path, taking into account conjunctive dependencies, if conjunctive nodes are included in the compositions of this alternative network). So, the shortest (longest) path is a special case of the optimal path, when the corresponding alternative network contains only disjunctive (only conjunctive, respectively) nodes. In this way, the functionality of the device is expanded.
(риг.1(rig.1
30thirty
ffOi5ffOi5
(put. I(put. I
V-fV-f
v-0v-0
fe fa 4a /fe fa 4a /
(Pi/f.J(Pi / f.J
4-yrf-vi/tf|4-yrf-vi / tf |
(/«.4(/".four
ТT
2323
ISIS
при ; at;
при /; при «/. with /; with "/.
Фик.5Fik.5
: j «/Yffl;Arj fl Bc yffc: j "/ Yffl; Arj fl Bc yffc
(pui.ff(pui.ff
-YС- V Jk-YС- V Jk
r4 fa r4 fa
((
Фш . 7Fsh 7
/,. n/ ,. n
j|;- frf V j |; - frf V
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833602967A SU1119024A1 (en) | 1983-06-07 | 1983-06-07 | Device for simulating network schedule |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833602967A SU1119024A1 (en) | 1983-06-07 | 1983-06-07 | Device for simulating network schedule |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1119024A1 true SU1119024A1 (en) | 1984-10-15 |
Family
ID=21067580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833602967A SU1119024A1 (en) | 1983-06-07 | 1983-06-07 | Device for simulating network schedule |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1119024A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965758A (en) * | 1988-03-01 | 1990-10-23 | Digital Equipment Corporation | Aiding the design of an operation having timing interactions by operating a computer system |
| US10762062B2 (en) * | 2016-04-04 | 2020-09-01 | Xerox Corporation | Data governance: change management based on contextualized dependencies |
-
1983
- 1983-06-07 SU SU833602967A patent/SU1119024A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторскоесвидетельство СССР № 652566, кл. G 06 F 15/20., 1975. 2.Авторское свидетельство СССР №,708367, кл, G 06 G 7/48, 1977. 3.Авторское свидетельство СССР № 583439, кл. G 06 F 1.5/20, 1976. 4.Авторское свидетельство СССР № 556460, кл. G 06 G 7/48, 1976 (прототип). * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965758A (en) * | 1988-03-01 | 1990-10-23 | Digital Equipment Corporation | Aiding the design of an operation having timing interactions by operating a computer system |
| US10762062B2 (en) * | 2016-04-04 | 2020-09-01 | Xerox Corporation | Data governance: change management based on contextualized dependencies |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5068812A (en) | Event-controlled LCC stimulation | |
| CN100377154C (en) | Enhanced multiway radix tree | |
| US3413452A (en) | Variable presetting of preset counters | |
| SU1119024A1 (en) | Device for simulating network schedule | |
| CN100476832C (en) | Circuit synthesis and verification using relative timing | |
| Sauer | Marking optimization of weighted marked graphs | |
| JP3046611B2 (en) | Tautology check device | |
| Zuberek | Schedules of flexible manufacturing cells and their timed colored Petri net models | |
| JPH1091677A (en) | Logical conversion method for increasing efficiency of simulation/emulation | |
| SU556460A2 (en) | Network Modeling Device | |
| Levis | Modeling and design of distributed intelligence systems | |
| SU708367A1 (en) | Device for simulating network diagrams | |
| SU1012268A2 (en) | Graph branch model | |
| SU750503A1 (en) | Computing device for solving problems of planning | |
| SU1086434A1 (en) | Device for partitioning graph into subgraphs | |
| SU583439A2 (en) | Graph branch simulator | |
| SU763911A1 (en) | Device for simulating graphs | |
| SU1305703A1 (en) | Device for breaking graph into subgraphs | |
| Neuendorf et al. | Two-level Petri net modelling for integrated process and job shop production planning | |
| US3296593A (en) | Information-processing system | |
| RU1797130C (en) | Device for simulation of network | |
| SU723594A1 (en) | Network diagram branch simulator | |
| SU1709346A2 (en) | Graph simulator | |
| Wendt et al. | The Use of Fuzzy Coloured Petri Nets for Model-ling and Simulation in Manufacturing | |
| SU1753468A1 (en) | Device for determining extreme numbers |