SU1107122A1

SU1107122A1 - Arithmetic unit operating in residual class system

Info

Publication number: SU1107122A1
Application number: SU833579270A
Authority: SU
Inventors: Юрий Васильевич Пшеничный; Виктор Антонович Краснобаев; Евгений Иванович Бороденко; Виктор Иванович Стеценко; Лариса Дмитриевна Карпова
Original assignee: Предприятие П/Я Р-6668
Priority date: 1983-04-11
Filing date: 1983-04-11
Publication date: 1984-08-07

Abstract

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее два дешифратора, сумматор по модулю два, три регистра, три блока пам ти, три группы элементов ИЛИ, четыре элемента запрета, двенадцать элементов И, шесть групп элементов И, четырнадцать элементов ИЛИ, причем входы первого и второго операндов устройства соединены соответственно с входами первого и второго регистров , выходы которых соединены соответственно с входами первого и второго дешифраторов, i-е и j-е выходы которых (i. 1,2,..., (р-1/2, j (р+1)/2,...,(р-1), где р - модуль основани системьг счислени ) подключены соответственно к входам ментов ИЛИ с первого по четвертый, 1-й и (р-)-й выходы первого и второго дешифратсфов подключены к первому и второму входам 1-го элемента ИЛИ соответственно первой и второй групп, выходы которых соединены соответственно с первыми входами элементов И нечетных и четных групп, выходы которых соединены соответственно с первой и второй группами адресных входов первого, второго и третьего блоков пам ти, i-е и у-е выходы первого и второго блоков пам ти подключены соответственно к входам п того и шестого элементов ИЛИ, i-e и j-e выходы третьего блока пам ти подключены соответственно к входам седьмого и восьмого элементов ИЛИ, -е и (p-i)-e выходы первого , второго и третьего блоков пам ти объединены и подключены к первому и второму входам -х элементов ИЛИ третьей группы, выходы которых подключены к i-M входам третьего регистра , выход которого вл етс выходом устройства, выход п того элемента ИЛИ соединен с первыми входами первых элементов И и элемента запрета, вы- . (Л ход шестого элемента ИЛИ соединен с первыми входами вторьсх элементов И и элемента запрета, вторые входы первого, второго элементов И и управл кицие входы первого и второго элементов запрета соединены с выходом дев того элемента ИЛИ, выход седьмого элемента ИЛИ соединен с первыми входами третьего и четвертого элементов И, выход восьмого элемента ИЛИ соединен с первыми входами п того и IND ю шестого элементов И, вторые входы третьего, шестого и четвертого, п того элементов И соединены соответственно с единичньм и нулевым выходами сумматора по модулю два, выходы первого элемента запрета, второго, четвертого и шестого элементов И-с входами дес того элемедтра ИЛИ, выходы второго элемента запрета, первого, третьего и п того элементов И соединены соответственно с входами одиннадцатого элемента ИЛИ, вход третьего элемента запрета соединен с первымARITHMETIC DEVICE IN THE SYSTEM OF RESIDUAL CLASSES, containing two decoders, modulo two, three registers, three memory blocks, three groups of OR elements, four prohibition elements, twelve And elements, six groups of And elements, fourteen OR elements, and the inputs of the first and The second device operands are connected respectively to the inputs of the first and second registers, the outputs of which are connected respectively to the inputs of the first and second decoders, the i-th and j-th outputs of which (i. 1,2, ..., (p-1/2, j (p + 1) / 2, ..., (p-1), where p is the module of the foundations nor the number system) are connected respectively to the inputs of the first or fourth cops OR, the 1st and (p -) - outputs of the first and second decoders are connected to the first and second inputs of the 1st element OR respectively of the first and second groups, the outputs of which are connected respectively, with the first inputs of elements AND of odd and even groups, the outputs of which are connected respectively with the first and second groups of address inputs of the first, second and third memory blocks, the ith and yth outputs of the first and second memory blocks are connected respectively to Odes of the fifth and sixth OR elements, ie, and je outputs of the third memory block are connected respectively to the inputs of the seventh and eighth elements OR, -e and (pi) -e outputs of the first, second and third memory blocks are combined and connected to the first and second the inputs of the OR elements of the third group, the outputs of which are connected to the iM inputs of the third register, whose output is the output of the device, the output of the fifth element OR is connected to the first inputs of the first AND elements and the prohibition element, you-. (The course of the sixth OR element is connected to the first inputs of the second AND elements and the prohibition element, the second inputs of the first, second AND elements and control inputs of the first and second prohibition elements are connected to the output of the ninth OR element, the output of the seventh OR element is connected to the first inputs of the third and the fourth element And, the output of the eighth element OR is connected to the first inputs of the fifth and IND sixth elements And, the second inputs of the third, sixth and fourth, fifth elements And are connected respectively to the one and zero outputs modulo two, the outputs of the first prohibition element, the second, fourth and sixth elements AND with the inputs of the tenth element OR OR, the outputs of the second prohibition element, the first, third and fifth elements AND, respectively, are connected to the inputs of the eleventh element OR, the third prohibition element connected to the first

Description

входом седьмого элемента И, вход четвертого элемента запрета соединен с первым входом восьмого элемента И, выходы третьего элемента запрета и восьмого элемента И соединены соответственно с первым и вторым входами двенадцатого элемента ИЛИ, выходы четвертого элемента запрета и седьмого элемента И соединены соответственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с первыми нулевым и единичным входами сумматора по модулю два и первыми входами дев того и дес того элементов И. вторые входы которых соединены с вторым единичным входом сумматора по модулю два, выходы дев того и дес того элементов И соединены соответственно с первым и вторым входами дев того элемента ИЛИ, единичный и нулевой выходы сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатого элементов И, вторые входы которыхthe input of the seventh element And the input of the fourth element of the ban is connected to the first input of the eighth element And, the outputs of the third element of the ban and the eighth element And connected respectively with the first and second inputs of the twelfth element OR, the outputs of the fourth element of the ban and the seventh element And connected respectively with the first and second the inputs of the thirteenth element OR, the outputs of the twelfth and thirteenth elements OR are connected respectively with the first zero and single inputs of a modulo-two adder and the first inputs of nine tons of the first and tenth elements I. The second inputs of which are connected to the second unit input of the adder modulo two, the outputs of the ninth and tenth elements And are connected respectively to the first and second inputs of the ninth element OR, the unit and zero outputs of the modulo adder two are connected respectively with the first inputs of the eleventh and twelfth elements And, the second inputs of which

соединены с выходами четырнадид ого элемента ИЛИ, первый выход ко- его соединен с вторыми входами седы-юго и восьмого элементов И и yпpaвл юIп ми входами третьего и четвертого элементов запрета, вьпходы одиннадцатого и двенадцатого элементов И и вход Умножение устройства соединены соответственно с вторыми входами элементов И групп с первой по шестую, отличающеес тем, что, с целью упрощени , в нем выходы дес того и одиннадцатого элементов ИЛИ соединены соответственно с нулевым (р+1) / /2-1-| и единичным (р+1)/2+2 йходами третьего регистра, первый и второй входы четырнадцатого элемента ИЛИ соединены соответственно с входами Вычитание и Сложение устройства, выходы элементов ИЛИ с первого по четвертый соединены соответственно с нулевым вторым входом сумматора по модулю два, первым входом седьмого элемента И, вторым входом дев того элемента И, первым входом восьмого элемента И.connected to the outputs of the fourfold OR element, the first output of the trunk is connected to the second inputs of the seda-south and the eighth elements AND and the right of the inputs of the third and fourth elements of the prohibition, the inputs of the eleventh and twelfth elements AND and the input Multiplication of the device are connected respectively to the second inputs elements AND groups one through six, characterized in that, for the purpose of simplification, in it the outputs of the tenth and eleventh elements OR are connected respectively with zero (p + 1) / / 2-1- | and one (p + 1) / 2 + 2 inputs of the third register, the first and second inputs of the fourteenth element OR are connected respectively to the inputs Subtraction and Addition of the device, the outputs of the elements OR from the first to the fourth are connected respectively to the zero second input of the modulo two, first the input of the seventh element And, the second input of the ninth element And, the first input of the eighth element I.

Изобретение относитс к вычислительной технике.The invention relates to computing.

Известно арифметическое устройство в системе остаточных классов, содержащее дешифратор, блоки ключей, формирователи, блок определени координат , блоки кодировани 1.An arithmetic unit in the system of residual classes is known, which contains a decoder, key blocks, drivers, a block for determining coordinates, coding blocks 1.

Недостаток данного устройства большой объем оборудовани .The disadvantage of this device is a large amount of equipment.

Наиболее близким техническим решением к изобретению вл етс арифметическое устройство в системе остаточных классов, содержащее три регистра , два дешифратора, сумматор по модулю два, три блока пам ти, три группы элементов ИЛИ, шесть групп элементов И, шестнадцать элементов ИЛИ, шесть элементов запрета, четырнадцать элементов И, причем входы первого, и второго операндов устройства соединены соответственно с входами первого и второго регистров, выходы которых соединены соответственно с входами первого и второго деошфраторов , i-е и j-е выходы которыхThe closest technical solution to the invention is an arithmetic unit in the system of residual classes containing three registers, two decoders, a modulo adder, three memory blocks, three groups of OR elements, six groups of AND elements, sixteen OR elements, six prohibition elements, fourteen elements And, and the inputs of the first and second operands of the device are connected respectively to the inputs of the first and second registers, the outputs of which are connected respectively to the inputs of the first and second deoshfritors, the i-th and j-th whose outputs

(,2,...,(), p-ElL...(p-.) ,(, 2, ..., (), p-ElL ... (p-.),

где р - основание системы счислени ) подключены соответственно к входам элементов ИЛИ с первого по четвертьш, i-и и (р-О-й выходы первого и второго дешифраторов подключены к первому и второму входам 1-го элемента ИЛИ соответственно первой и второй групп.where p is the base of the number system) are connected respectively to the inputs of the first to quarter elements OR, i- and (the p-th outputs of the first and second decoders are connected to the first and second inputs of the 1st element OR respectively of the first and second groups.

выходы которых соединены соответственно с первыми-входами элементов И нечетных и четных групп, выходы которых соединены соответственно с первой и второй группой адресных входовthe outputs of which are connected respectively to the first inputs of the elements AND of odd and even groups, the outputs of which are connected respectively to the first and second group of address inputs

первого, второго и третьего блоков пам ти, i-e и j-е выходы первого и второго блоков пам ти подключены соответственно к входам п того и шестого , элементов ИЛИ, i-e и -е выходы третьего блока пам ти подключены соответственно к входам седьмого и восьмого элементов ИЛИ,i-e и (p-i)-e выходы первого, второго и третьего блоков пам ти обьединены и подключены к первому и второму входам Н-х элементов ИЛИ третьей группы. выходы которых подключены к i-м входам третьего регистра, выход которого вл етс выходом устройства, выход п того элемента ИЛИ соединен с первыми входами первых элементов И и с первыми входами вторых элементов И и элемента запрета, вторые входы первого и второго элементов И и управл ющие входы первого и второго эле-, ментов запрета соединены с вькодом дев того элемента ИЛИ, выход седь;iioro элемента ИЛИ соединен с первыми входами третьего и четвертого элементов И,выход восьмого элемента ИЛИ соединен с первыми входами п того и шес того элементов И, вторые входы третьего , шестого и четвертого, п того элементов И соединены соответственно с единичным и нулевым выходами сумматора по модулю два выходы первого элемента запрета, второго, четвертого и шестого элементов И соединены с,оответственно с входами дес того элемента ИЛИ, выходы второго элемента запрета , первого, третьего и п того элементов И соединены соответственно с входами одиннадцатого элемента ИЛИ, вход третьего элемента запрета соединен с первым входом седьмого элемента И,, вход четвертого элемента, запрета соединен с первым входом восьмого элемента И, выходы третьего элемента запрета и восьмого элемента И соединены соответственно с первым и вторым входами двенадцатого элемента ИЛИ, выходы четвертого элемента запрета и седьмого элемента И соединены соответственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с первыми нулевьи и единичным входами сумматора по the first, second and third memory blocks, ie, and the jth outputs of the first and second memory blocks are connected respectively to the inputs of the fifth and sixth, OR elements, ie, and the outputs of the third memory block are connected respectively to the inputs of the seventh and eighth elements OR, ie and (pi) -e, the outputs of the first, second and third memory blocks are combined and connected to the first and second inputs of the H – x elements OR of the third group. the outputs of which are connected to the i-th inputs of the third register, the output of which is the output of the device, the output of the fifth OR element is connected to the first inputs of the first AND elements and to the first inputs of the second And elements and the prohibition element, the second inputs of the first and second AND elements and controls The first and second prohibition inputs are connected to the code of the ninth element OR, the output is seven; iioro of the element OR is connected to the first inputs of the third and fourth elements AND, the output of the eighth element OR is connected to the first inputs of the fifth and sixth elec The second inputs of the third, sixth and fourth, fifth elements of And are connected respectively to the unit and zero outputs of the modulo two outputs of the first prohibition element, the second, fourth and sixth elements of And, connected to, respectively, the inputs of the tenth element OR, the outputs The second element of the prohibition, the first, third and fifth elements And are connected respectively to the inputs of the eleventh element OR, the input of the third element of the ban is connected to the first input of the seventh element AND ,, the input of the fourth element, the prohibition dinene with the first input of the eighth element And, the outputs of the third element of the prohibition and the eighth element And connected respectively with the first and second inputs of the twelfth element OR, the outputs of the fourth element of the ban and the seventh element And connected respectively with the first and second inputs of the thirteenth element OR, the outputs of the twelfth and thirteenth elements OR are connected respectively with the first zero and single inputs of the adder on

модулю и первыми входами дев того и дес того элементов И, вторые входы которых соединены с вторым единичным входом сумматора по модулю два, выходы дев того и дес того элементов И соединены соответственно с первым и вторым входами дев того элемента ИЛИ, единичный и нулевой вькоды сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента ИЛИ, первый вход которого соединен с вторыми входами седьмого и восьмого элементов И и управл ющими входами третьего и четвертого элементов запрета, вход Ум Цель изобретени - упрощение устройства .module and the first inputs of the ninth and tenth elements And, the second inputs of which are connected to the second unit input of the adder modulo two, the outputs of the ninth and tenth elements And, respectively, are connected to the first and second inputs of the ninth element OR, the unit and zero codes of the adder modulo two are connected respectively to the first inputs of the eleventh and twelfth elements AND, the second inputs of which are connected to the output of the fourteenth element OR, the first input of which is connected to the second inputs of the seventh and eighth elements AND and control inputs of the third and fourth prohibition elements, input Mind. The purpose of the invention is to simplify the device.

45 Поставленна цель достигаетс Тем, что в арифметическом устройстве в системе остаточных классов, содержащем три регистра, два дешифратора, сумматор по модулю два, три блока45 The goal is achieved by the fact that in an arithmetic unit in the system of residual classes containing three registers, two decoders, a modulo two, three blocks

50 пам ти, три группы элементов ИЛИ, шесть групп элементов И, четырнадцат элементов ИЛИ, четыре элемента запрета , двенадцать элементов И, причем входы первого и второго операндов50 memories, three groups of elements OR, six groups of elements AND, fourteen elements OR, four elements of the prohibition, twelve elements AND, and the inputs of the first and second operands

55устройства соединены соответственно с входами первого и второго регистров , выходы которых соединены соответственно с входами первого и второго де.шифраторов, i-e и j-e вькоды ножение устройства, выходы одиннадцатого и двенадцатого элементов И сое динены соответственно с вторыми входами элементов И групп с шестой п первую, входы Сложение и Вычитание устройства соединены соответственно с входами четырнадцатого элемента ИЛИ, выходы первого, второго, третьего к четвертого элементов ИЛИ соединены соответственно с первым входом седьмого элемента И, нулевым вторым входом сумматора по модулю два, первым входом восьмого элемента И и единичным входом сумматора по модулю два, выходы дев того и одиннадцатого элементов ИЛИ соединены соответственно с первьш входом тринадцатого элемента И, входом п того элемента запрета и первым входом четырнадцатого элемента И, входом шестого элемента запрета, вторые входы тринадцатого и четырнадцатого элементов И,- управл ющие входы п того и шестого элементов запрета соединены с входом Сложение устройства , выходы тринадцатого и четырнад- цатого элементов И, п того и шестого элементов запрета подключены соответственно к первым входам п тнадцатого и шестнадцатого элементов ИЛИ и к их вторым входам выходы п тнадцатого и шестнадцатого элементов ИЛИ соединены соответственно с (р+1)/2+ + 1} и (p+D/Z+Z входами третьего регистра 21. Недостаток известного устройства сложность построени . Этот недостаток обусловлен тем, что операци мо- дульного сложени производитс посредством блоков пам ти, определ ющих результат операции модульного вьгчитани . которых (,2,. ..,(p-1)2, (рц-1)/2 (), где p - модуль основани системы счислени ) подключены соответственно к входам элементов ИЛИ с первого по четвертый, j-и и ( выходы первого и второго дешифраторов подключены к первому и второму входам i-гоэлемента ИЛИ соответственно первой и второй групп, выходы которых соединены соответственно с первыми входами элементов И нечетных и четных групп, выходы которых соединены соответственно с первой и второй группами адресных входов первого, второго и третьего блоков пам ти, и j-e выходы первого и второго блоков пам ти подключены соответст- ве но к входам п того и шестого элементов ИП(1, i-e и j-e выходы третьего блока пам ти подключены соответственно к входам седьмого и восьмого элементов ИЛИ, i-e и (р-О-е выходы .первого, второго и третьего блоков пам ти объединены и подключены к первому и второму входам 1-х элемен тов ИЛИ третьей группы, выходы которых подключены к V-M входам третьего регистра, выход которого вл етс выходом устройства, выход п того элемента ИЛИ соединен с первыми входами первых элементов И и элемента запрета выход шестого элемента ИЛИ соединен с первыми входавш вторых элементов И и элемента запрета, вторые входы первого и второго элементов И и управл ющие входы первого и второго элементов заtipeTa соединены с выходом дев того элемента ШШ, выход седьмого элемента ИЛИ соединен с первыми входами третьего и четвертого элементов И, выход восьмого элемента ИЛИ соединен с первюш входами п того и шестого элементов И, вторые входы третьего, шестого и четвертого, п того элементов И соединены соответственно с единичным и нулевым выходами сумматора по модулю два, выходы первого элемента запрета, второго, четвертого и шес . того элементов И - с входами дес того элемента ШШ, выходы второго элемента запрета, первого,третьего и п того .элементов И соединены соответственно с входами одиннадцатого элемента ШШ вход третьего элемента запрета соеди нен с первым входом седьмого элемента И, вход четвертого элемента запре та соединен с первым входом восьмого элемента И, выходы третьего элемента запрета и восьмого элемента И соедин ны соответственно с первым и вторым входами двенадцатого элемента ИЛИ, выходы четвертого элемента заг .а и седьмого элемента И соединены соответственно с первым и вторым входами тринадцатого элемента ИЛИ, выходы двенадцатого, тринадцатого элементов ИЛИ соединены соответственно с первыми нулевым и единичным входами сумматора по модулю два и первыми Входами дев того и дес того элементов И, вторые входы которых соединены с вторым е.циничным входом сумматора по модулю два, выходы дев того и дес того элементов И соединены соответственно с первым и вторым входами дев того элемента ИЛИ, единичный и нулевой выходы сумматора по модулю два соединены соответственно с первыми входами одиннадцатого и двенадцатого элементов И, вторые входы которых соединены с выходом четырнадцатого элемента ИЛИ, первый выход которого соединен с вторыми входами седьмого и восьмого элементов И и управл ющими входаъш третьего и четвертого элементов запрета, выходы одиннадцатого и двенадцатого элементов И и вход Умножение устройства соединены соответственно с вторыми входами элементов И групп с первой по шестую, выходы дес того и одиннадцатого элементов ИЛИ соединены соответственно с нулевым |(р+1)/2+1 и единичным (p+1)/2+2j входами третьего регистра , первый и второй входы четьфнадцатого элемента ИЛИ соединены соответственно с входами Вычитание и Сложение устройства, выходы элементов ИЛИ с первого по четвертый соединены соответственно с нулевьм вторым входом сумматора по модулю два, первым входом седьмого элемента И, вторым входом дев того элемента И, первым входом восьмого элемента И. На чертеже представлена схема арифметического устройства в системе остаточных классов. Арифметическое устройство в системе остаточных классов содержит первый 1 и второй 2 входы, первый 3 и второй 4 регистры, первый 5 и второй 6 дешифраторы, первую 7 и вторую 8 группы элементов ШШ, группы с первой по шестую 9-14 элементов И, первый 15, второй 16, третий 17 блоки пам ти, элементы ШШ 18-25, элемент запрета 26, элемент И 27, элемент запрета 28, элемент И 29, эле7110712 мент ИЛИ 30,элементы И 31-34, элеменгты ИЛИ 35 и 36, третий 37 регистр, выход 38, третью группу 39 элементов ИЛИ, элемент запрета 40, элемент И 41, элемент запрета 42, элемент И 43, j элементы ИЛИ 44 и 45, сумматор 46 по модулю два, элементы.И 47 и 48, элемент ИЛИ 49, входы50и51 соответственно Вычитание и Сложение, элементы И 52,53, вход 54 Умноже- ю ние. Арифметическое устройство в системе остаточных классов выполн ет операции над числами А(Ур,,а) и (fg,6j заданными в коде табличного умноже- 5 ни табл.1 (дл ). Таблица 1 ЗГа индексу а- цифра. В качестве таблицы блока 15 пам ти , реализующего опедацию модульного сложени при -у Ув используетс табл.2 (дл ). Таблица 2 567 478 389 2 9 10 л 1 10 О 34 . 28 В качестве таблищ) второго блока 16 пам ти, реализующего операцию модульного Ьложени дл Та Тв используетс табл.3 (дл ). ТаблицаЗ Результат операции модульного вычи ани определ етс посредством блоков 15 и 16 пам ти и йредварительного инвертировани второго слагаемого. В качестве таблицы третьего блока пам ти, реализующегооперацию модульного з ножени , используетс табл.4 (дл ). Таблица 4 Наличие выходного сигнала () элемента ИЛИ 30 указывает на необходимость инвертировани индекса при модульном сложении или вычитании.55 devices are connected respectively to the inputs of the first and second registers, the outputs of which are connected respectively to the inputs of the first and second encoders, i.e., the device and the outputs of the eleventh and twelfth elements are connected to the second inputs of the AND groups of the sixth and first, inputs Addition and Subtraction devices are connected respectively to the inputs of the fourteenth element OR, the outputs of the first, second, third to fourth elements OR are connected respectively to the first input of the seventh And zero, the second input of the adder modulo two, the first input of the eighth element And and the single input of the adder modulo two, the outputs of the ninth and eleventh elements OR are connected respectively to the first input of the thirteenth element And, the input of the fifth prohibition element and the first input of the fourteenth element And, by the input of the sixth prohibition element, the second inputs of the thirteenth and fourteenth elements AND, the control inputs of the fifth and sixth prohibition elements are connected to the input Addition of the device, the outputs of the thirteenth and four The first elements of the AND, the fifth and the sixth prohibition elements are connected respectively to the first inputs of the fifteenth and sixteenth elements OR, and to their second inputs, the outputs of the fifteenth and sixteenth elements OR are connected respectively to (p + 1) / 2 + + 1} and (p + D / Z + Z inputs of the third register 21. The disadvantage of the known device is the complexity of construction. This disadvantage is due to the fact that the modular addition operation is performed by means of memory blocks defining the result of the modular loading operation. which (, 2, ..., (p-1) 2, (rc-1) / 2 (), where p is the base unit of the number system) are connected respectively to the inputs of the first to fourth OR elements, j and i ( the outputs of the first and second decoders are connected to the first and second inputs of the i-element OR, respectively, the first and second groups, the outputs of which are connected respectively to the first inputs of the AND elements of the odd and even groups, the outputs of which are connected respectively to the first and second groups of the address inputs of the first, second and second the third memory blocks, and je outputs of the first and second memory blocks They are connected respectively to the inputs of the fifth and sixth PI elements (1, ie and je outputs of the third memory block are connected respectively to the inputs of the seventh and eighth elements OR, ie, and (p-O) outputs of the first, second and third memory blocks are combined and connected to the first and second inputs of 1 elements OR of the third group, whose outputs are connected to the VM inputs of the third register, the output of which is the device output, the output of the fifth element OR is connected to the first inputs of the first AND elements and the element prohibit the release of the sixth element OR connected to the first inputs of the second elements AND and the prohibition element, the second inputs of the first and second elements AND, and the control inputs of the first and second fixTa elements are connected to the output of the ninth element SH, the output of the seventh element OR is connected to the first inputs of the third and fourth elements And, the output the eighth element OR is connected to the first inputs of the fifth and sixth elements And, the second inputs of the third, sixth and fourth, fifth elements And are connected respectively to the unit and zero outputs of the modulo two, the outputs of the first The elements of the ban, the second, the fourth and sheles. In addition, the elements of the AND, with the inputs of the tenth element SH, the outputs of the second prohibition element, the first, third, and fifth elements AND are connected respectively to the inputs of the eleventh element SHS, the input of the third prohibition element is connected to the first input of the seventh element I, the input of the fourth connected to the first input of the eighth element And, the outputs of the third prohibition element and the eighth element And are connected respectively to the first and second inputs of the twelfth element OR, the outputs of the fourth element zag. and the seventh element And are connected to Respectively with the first and second inputs of the thirteenth element OR, the outputs of the twelfth, thirteenth elements OR are connected respectively to the first zero and one inputs of the modulo two and the first inputs of the ninth and tenth elements And, the second inputs of which are connected to the second e. modulo two, the outputs of the ninth and tenth elements And are connected respectively to the first and second inputs of the ninth element OR, the unit and zero outputs of the modulo-two are connected respectively to the first by the moves of the eleventh and twelfth elements And, the second inputs of which are connected to the output of the fourteenth element OR, the first output of which is connected to the second inputs of the seventh and eighth elements And and controlling the input of the third and fourth elements of the prohibition, the outputs of the eleventh and twelfth elements And and the input Multiplication of the device are connected respectively, with the second inputs of elements And groups from the first to the sixth, the outputs of the tenth and eleventh elements OR are connected respectively to the zero | (p + 1) / 2 + 1 and single (p + 1) / 2 + 2j inputs and the third register, the first and second inputs of the fourteenth element OR are connected respectively to the inputs Subtraction and Addition of the device, the outputs of the elements OR from the first to the fourth are connected respectively to zero by the second input of the modulo two, the first input of the seventh element AND, the second input of the ninth element AND , the first input of the eighth element I. The drawing shows a diagram of the arithmetic unit in the system of residual classes. The arithmetic unit in the system of residual classes contains the first 1 and second 2 inputs, the first 3 and second 4 registers, the first 5 and second 6 decoders, the first 7 and second 8 groups of elements SH, groups from the first to the sixth 9-14 elements And, the first 15 , second 16, third 17 memory blocks, elements ШШ 18-25, element of prohibition 26, element И 27, element of prohibition 28, element И 29, ele7110712 ment OR 30, elements And 31-34, elements of OR 35 and 36, third 37 register, exit 38, the third group of 39 elements OR, prohibition element 40, element AND 41, element of prohibition 42, element AND 43, j elements OR 44 and 45, sums Ator 46 modulo two, elements. And 47 and 48, element OR 49, inputs 50 and 51, respectively, Subtraction and Addition, elements And 52.53, input 54 Multiplication. An arithmetic unit in the system of residual classes performs operations on the numbers A (Ur, a) and (fg, 6j given in the code of a tabular multiplier of Table 1 (for). Table 1 of the index number a-digit. As a table of the block 15 of the memory, which implements the modular addition of the module, is used in Table 2 (for) Table 2 567 478 389 2 9 10 l 1 10 О 34. 28 As the tables of the second memory block 16 that implements the modular operation of Ta Tv is used in Table 3 (dl). Table 3. The result of the modular calculation operation is determined by the blocks 15 and 16 of memory and the predictive inversion of the second term. The table of the third block of memory that implements the modular expansion operation is used in Table 4 (for). Table 4 The presence of the output signal () of the element OR 30 indicates the need to invert the index when modularly adding or subtracting.

Работу арифметического устройства целесообразно рассмотреть в трех режимах .The work of the arithmetic unit should be considered in three modes.

Первый режим - определение резуль тата операции модульного умножени (совпадает с известным устройством).The first mode is the determination of the result of the modular multiplication operation (coincides with the known device).

Первый и второй операнды А и В поступают по входным шинам 1 и 2 на регистры 3 и 4, далее поступают на дешифраторы 5 и 6, с выхода которых они в дес тичном коде поступают через группы 7 и 8 злемен ов ИЛИ и группы 13 и 14 элементов И при наличии управл ющего сигнала на входе 54 на ; первые и вторые входы блока 17 пам ти; выбранна цифра через элемент ты ИЛИ третьей группы 39 поступает в регистр 37. Кроме того, сигналы с выходов депшфратороВ 5 и 6 через элементы ИЛИ 18, 19 или 20, 21 поступают на соответствующие входы сумматора 46 по модулю два. Выходной сигнал с блока 17 пам ти поступает на входы элементов ИЛИ 24 или 25 и в зависимости от результата сложени в сумматоре 46 по модулю два индекс поступает через элементы ШМ 35 или 36 на соответствующий вход регистра 37. The first and second operands A and B are received via input buses 1 and 2 to registers 3 and 4, then they are sent to decoders 5 and 6, from the output of which they are sent in decimal code through groups 7 and 8 of the elements OR or group 13 and 14 Elements And in the presence of a control signal at the input 54 on; the first and second inputs of the memory block 17; The selected digit through the OR element of the third group 39 enters the register 37. In addition, the signals from the outputs 5 and 6 through the elements OR 18, 19 or 20, 21 are fed to the corresponding inputs of the adder 46 modulo two. The output signal from the memory block 17 is fed to the inputs of the OR 24 or 25 elements and, depending on the result of the addition in modulator 46 modulo two, the index is fed through the CM 35 or 36 elements to the corresponding input of the register 37.

Второй режим - определение результата операции модельного сложени .The second mode is the determination of the result of the model addition operation.

Первый А и второй В операнды в двоичном коде по входным шинам 1 и 2 занос тс соответственно во входные регистры 3 и 4 и далее поступают на соответствующие дешифраторы 5 и 6, с выходов которых операнды et и в дес тичном коде через соответствующие элементы ИПИ 7 и 8 поступают на соответствукицие элементы И групп 9-12The first A and second B operands in binary code on input buses 1 and 2 are entered into input registers 3 and 4, respectively, and then go to the corresponding decoders 5 and 6, from the outputs of which the operands et and in decimal code through the corresponding elements of IPI 7 and 8 arrive at the corresponding elements And groups 9-12

Пусть-г -jTn , тогда сигнал нулевого выхода сумматора 46 открывает элемент И 53, выходной сигнал которого открывает элементы И 11 и 12. Ьыходной сигнал блока 16 пам ти, соответствующий результату операции, через соответствук дий элемент ИЛИ 39 поступает на соответствующий вход регистра 37, одновременно этот сигнал поступает на вход элемента ИЛИ 22 или 23. При наличии выходного сигнала элемента ИЛИ 30 сигнал, соответствующий результату операции, через элементы И 27 или 29, элементы ИЛИ 35 или 36 поступает на нулевой или единичньй вход регистра 37. сигнал , соответствующий результату операции , через элементы запрета 26 или 28, элементы ИЛИ 35 и 36 поступает на нулевой или единичный вход регист ра 3 7.Let rjjTn, then the zero output signal of the adder 46 opens the element And 53, the output signal of which opens the elements 11 and 12. The output signal of the memory block 16, corresponding to the result of the operation, through the corresponding element OR 39 enters the corresponding input of the register 37 , at the same time this signal is fed to the input of the element OR 22 or 23. If there is an output signal of the element OR 30, the signal corresponding to the result of the operation, through the elements AND 27 or 29, the elements OR 35 or 36 is fed to the zero or single input of the register 37. , corresponding to the result of the operation, through prohibition elements 26 or 28, the elements OR 35 and 36 arrive at the zero or single input of the register 3 7.

Пусть jv 4 y/jf тогда сигнал единичного выхода сумматора 46 открывает элемент И 52, выходной сигнал которого открывает элементы И групп 9 и 10. В этом случае результат операции определ ет блок 15 пам ти.Let jv 4 y / jf then the signal of the single output of the adder 46 open element I 52, the output signal of which opens the elements AND of groups 9 and 10. In this case, the result of the operation is determined by memory block 15.

Третий режим - определение результата операции модульного вычитани .The third mode is the determination of the result of the modular subtraction operation.

В этом режиме сигнал управлени подаетс на вход 50, поступает на вход элемента ИЛИ 49 и, кроме того, инвертирует значение индекса fa второго операнда.In this mode, the control signal is fed to the input 50, is fed to the input of the element OR 49 and, moreover, inverts the value of the index fa of the second operand.

Далее работа арифметического устройства идентична работе устройства во втором режиме.Further, the operation of the arithmetic unit is identical to the operation of the device in the second mode.

Техническое преимущество изобретени по сравнению с прототипом состоит в сокращении на щесть элементов количества оборудовани при сохранении всех функциональных возможностей.The technical advantage of the invention in comparison with the prototype consists in reducing by the elements of the equipment quantity while retaining all the functionality.

Claims

ARITHMETIC DEVICE

In the RESIDUAL CLASS SYSTEM, containing two decoders, an adder modulo two, three registers, three memory blocks, three groups of OR elements, four inhibit elements, twelve AND elements, six groups of AND elements, fourteen OR elements, the inputs of the first and second operands of the device connected respectively to the inputs of the first and second registers, the outputs of which are connected respectively to the inputs of the first and second decoders, the ίth and jth outputs of which ((= 1,2, ..., (p-1/2, j = = (p + 1) / 2, ..., (p-1), where p is the base module of the number system) connected respectively, to the inputs of the OR elements from the first to the fourth,] -th and (p-1) -th outputs of the first and second decoders are connected to the first and second inputs of the 1st element OR, respectively, of the first and second groups, the outputs of which are connected respectively to the first inputs elements of odd and even groups, the outputs of which are connected respectively to the first and second groups of address inputs of the first, second and third memory blocks, the ith and je outputs of the first and second memory blocks are connected respectively to the inputs of the fifth and sixth elements OR, i.e. and ; - e outputs of the third memory block are connected respectively to the inputs of the seventh and eighth OR elements, i-th and (pi) -e outputs of the first, second and third memory blocks are combined and connected to the first and second inputs of ι-x elements of the third group, the outputs of which connected to the ϊ-th inputs of the third register, the output of which is the output of the device, the output of the fifth element OR is connected to the first inputs of the first elements AND and the ban element, you-. the course of the sixth OR element is connected to the first inputs of the second AND elements and the inhibit element, the second inputs of the first, second AND elements and the control inputs the first and second inhibit elements are connected to the output of the ninth OR element, the output of the seventh OR element is connected to the first inputs of the third and of the fourth element AND, the output of the eighth element OR is connected to the first inputs of the fifth and sixth elements And, the second inputs of the third, sixth and fourth, fifth elements And are connected respectively to the unit and zero outputs of the adder n module two, the outputs of the first inhibit element, the second, fourth and sixth AND elements with inputs of the tenth OR element, the outputs of the second inhibit element, the first, third and fifth AND elements are connected respectively to the inputs of the eleventh OR element, the input of the third inhibit element is connected to the first input of the seventh element And, the input of the fourth prohibition element is connected to the first input of the eighth element And, the outputs of the third prohibition element and the eighth element And are connected respectively to the first and second inputs of the twelfth element OR, the outputs of the fourth prohibition element and the seventh AND element are connected respectively to the first and second inputs of the thirteenth OR element, the outputs of the twelfth and thirteenth elements OR are connected respectively to the first zero and single inputs of the adder modulo two and the first inputs of the ninth and tenth elements AND, the second inputs which are connected to the second single input of the adder modulo two, the outputs of the ninth and tenth elements AND are connected respectively to the first and second inputs of the ninth element OR, single and zero the modulo two outputs of the adder are connected respectively to the first inputs of the eleventh and twelfth AND elements, the second inputs of which are connected to the outputs of the fourteenth OR element, the first output of which is connected to the second inputs of the seventh and eighth AND elements and the control inputs of the third and fourth prohibition elements, the outputs of the eleventh and twelfth elements And and the input of the Multiplication device are connected respectively to the second inputs of the elements of the And groups one to six, characterized in that, for the sake of simplification, it outputs of the tenth and eleventh OR elements are connected respectively to the zero [(p + 1) / / 2-1-13 ^and single [(p + 1) / 2 + 2] inputs of the third register, the first and second inputs of the fourteenth OR element are connected respectively with inputs Subtraction and Addition of the device, the outputs of the OR elements from the first to the fourth are connected respectively to the zero second input of the adder modulo two, the first input of the seventh element And, the second input of the ninth element And, the first input of the eighth element And