Изобретение относитс к вычислительной технике, в частности к устройствам дл сопр жени абонентов с ЦВМ, и может быть использовано в системах обмена данными, Известно устройство дл вводавывода информации, содержащее блок управлени обменом,группу каналов о мена, входной ключ, формирователь у равл ющих сигналов, выходной ключ, схемы сравнени , информационные шин шины управлени , усилитель и шины внешнего контрол и осуществл ющее автоматическое разделение времени работы каналов обмена информацией Недостатком данного устройства вл етс аппаратурна избыточность и низкое быстродействие, обусловлен ное раздельнч м вводом и выводом информации Наиболее близким к предлагаемому по технической сущности вл етс мн гоканальное устройство дл сопр жен с ЦВМ, содержащее блок управлени , первый выход которого соединен с так товым входом первого регистра сдвига , дешифратор, рабочий регистр, второй регистр сдвига, мультиплексо ры и элемент и, причем второй выход блока управлени соединен с тактовым входом второго регистра сдвига и первым входом элемента И, выход которого подключен к тактовому входу рабочего регистра, вход блока управлени соединен с входом устройства, с информационными входами первого регистра сдвига и рабочего регистра первый выход первого регистра сдвига соединен с входом дешифратора, а второй выход - с управл ющими входами мультиплексоров, информационные входы которых соединены с информационными входами устройства, информационные входы второго регистра сдвига соединены соответственно с выходом мультиплексоров, управл ющий вход второго регистра сдвига подключен к третьему выходу блока управлени , выход второго регистра сдвига соединен с выходом устройства, каждый выход дешифратора соединен с входом элемента НЕ и вторым входом элемента И соответствующего канала, второй выход блока управлени соединен с первыми входами элементов И |канала, выходы элемента И и элемента |НВ каждого канала подключены соответ ственно к тактовым и управл ющим вхо дам рабочего регистра каждого канала , причем выходы рабочего регистра в каждом канале соединены с соответ ствующей группой выходов устройства четвертый выход блока управлени сое гщнен с первым входом входного элемента И, второй вход которого соединен с входом устройства, с информационными входами рабочих регистров каждого канала, выход входного элемента И соединен с информационным входом первого регистра сдвига 2. Недостатком этого устройства вл ютс большие аппаратурные затраты. иэль изобретени - сокращение аппаратурных затрат. Поставленна цель достигаетс тем, что в устройство, содержащее Элок управлени , первый выход ксторого соединен с тактовым входом первого регистра сдвига, дешифратор, рабочий регистр, второй регистр сдвига, группу мультиплексоров :г элемент И, причем второй выход блока управлени соединен с тактовым входом второго регистра сдвих а и парным входом элемента И, выход которого подключен к тактовому взводу рабочего регистра, вход блока управлени соединен с информационным входо.м устройства, с информационными входами первого регистра сдЕйга к рабочего регистра, первый эг; од первого регистра сдвига соединен с входом дешифратора, а второй выход - с управл$аощими входами мультиплексоров сруппы, информационные входы котоЕ лх соединены с группами информационных входов устройства , группа информационных входов второго регистра сдвига соединена с выходами мультиплексоров группы, управл ющий вход второго регистра сдвига подключен к третьему выходу блока управлени , выход второго регистра сдвига соединен с информационным выходом устройства, введен элемент ИЛИ, причем группа входов элемента ИЛИ подключена к группе выходов дешифратора и адресному выходу устройства , а выход соединен с вторым входом элемента и, группы выходов рабочего регистра соединены с группами информационных выходов устройства, четвертый выход блока управлени подключен к управл ющему входу рабочего регистра, причем блок управлени содержит формирователь импульсов, счетчик тактов, три триггера, три элемента И и элемент НЕ, причем вход формировател импульсов соединен с входом блока управлени , а выход подключен к первым входам первых и вторых элементов И и триггеров и входу счетчика тактов,- выход первого триггера соединен с вторыми входами первого и второго элементов И и через элемент НЕ с первым входом третьего элемента И, первый выход счетчика тактов соединен с вторым входом первого триггера и первым входом третьего триггера, первый выход которого подключен к третьему входу второго элемента И и второму входу третьего элемента И, выходы которых вл ютс соответственно вторым и третьик выходами блока управлени , второй выход счетчика тактов подключен ко вторым входам второго и третьего триггеров, выход второго триггера соединен с четвертым выходом блока управлени и с управл ющим входом рабочего регистра, второй выход третьего триггера соединен с третьим входом первого элемента И, выход которого вл етс первым выходом блока управлени . На чертеже представлена схема устройства. Схема устройства содержит первый регистр 1 сдвига, дешифратор 2, элемент ИЛИ 3, элемент И 4, рабочий регистр 5, блок 6 управлени , второй регистр 7 сдвига, мультиплексоры 8 группы. Блок 6 управлени содержит элементы И 9-11, элемент НЕ 12, формирователь 13 импульсов, счетчик 14тактов, первый, третий и второй триггеры 15-17. На чертеже показаны также информсщионные вход 18 и выход 19, группы информационных входов 20, адресный выход 21, группы инфор мационных выходов 22 устройства и первый, второй, третий и четвертый выходы 23-26 и вход 27 блока управлени . Устройство работает следующим образом . Кажда посылка из ЦВМ состоит из двух частей - адресной и информационной и поступает в устройство в виде последовательной кодограммы в пос ледовательном коде на вход 18 и далее через вход 27 на формирователь 13, По каждому биту входной информаци формирователь 13 вырабатывает импульс , который поступает на вход сче чика 14 дл подсчета количества при н тых разр дов адресной и информационной частей посылки. Первый выра ботанный такт адресной посылки уста навливает триггеры 15 и 17 в исходно состо ние. Сигнал с выхода триггера 17 по выходу 26 производит в регист ре 5 отключение от абонента-приемни ка. Триггер 16 находитс в исходном состо нии, разреша прохождение на элемент И 9 тактов по выходу 23 на вход регистра 1 дл приема адресной части посылки. По окончании адресной части посылки счетчик 14, подсчитав соответ ствующее количество тактов, выдает сигнал, по которому триггер 16 закрывает вход элемента И 9 и дает ра решение на элемент И 11, а триггер 15через элемент НЕ 12 формирует сигнал записи информации от абонент источника на вход регистра 7 через выход 25 блока управлени 6. Одновременно адрес абонента-источника поступает с выходов регистра 1 | на входу мультиплексоров 8, которые осуществл ют передачу параллельного кода информации от заданного абонента, поступающей на их входы 20, на входы регистра 7, При поступлении с выхода 25 на вход регистра 7 сигнала записи информаци от абонента-источника записываетс в параллельном коде в регистр 7, В соответствии с прин тым в регистр 1 кодом адреса абонента-приемника информации по вл етс сигнал на одном из выходов дешифратора 2, который через элемент ИЛИ 3 подготавл вает элемент и 4 дл пропускани в регистр 5. По приходу информационной части последовательным кодом с элемента И 10 через ВЫХОД 24 подаютс такты, поступающие через подготовленный элемент И 4 на вход регистра 5. При этом производитс прием последовательного кода информационной пос зшки в регистр 5. Одновременно такты с выхода 24 поступают на вход регистра 7, и так как в него записан код ответа, то одновременно с приемом каждого бита информации в регистр 5 с выхода регистра 7 осуществл етс выдача бита ответной посыпки . Последовательный код ответа от абонента-источника информации поступает на выход 19 устройства. При подсчете в счетчике 14 количества тактов, соответствующих адресной и информационной част м, по окончании приема-выдачи с его выхода выдаетс сигнал переполнени , который устанавливает триггер 16 в исходное состо ние, открыва вход элемента И9 дл прохождени тактов дл следующей адресной посылки, сигнал переполнени счетчика 14 устанавливает триггер 17 в положение, при котором снимаетс запрет выдачи информации с регистра 5 в абонент-приемник . Одновременно заканчиваетс передача в ЦВМ последовательного кода ответа и выдаетс информаци во все абоненты-приемники с выхода регистра 5 по выходам 22. Прием информации будет производитьс тем абонентом, адрес которого дешифратор 2 выдает на выход 2I, Таким образом, предложенное устройство при сокращенных по сравнению с прототипом аппаратурных затратах обеспечивает обмен между ЦВМ и абонентами.The invention relates to computing, in particular to devices for interfacing subscribers with a digital computer, and can be used in data exchange systems. A device for inputting information output is known, comprising an exchange control unit, a group of exchange channels, an input key, a driver for equalizing signals. , output key, comparison circuits, control bus information buses, amplifier and external control buses and performing automatic time sharing of communication channels. The disadvantage of this device is The redundancy and low-speed hardware, caused by separate input and output information, is closest to the proposed technical essence is a multi-channel device for interface with a digital computer, containing a control unit, the first output of which is connected to the same input of the first shift register, the decoder, the working register, the second shift register, the multiplexer and the element, and the second output of the control unit is connected to the clock input of the second shift register and the first input of the And element whose output connected to the clock input of the working register, the input of the control unit is connected to the input of the device, to the information inputs of the first shift register and the working register the first output of the first shift register is connected to the input of the decoder, and the second output to the control inputs of multiplexers, whose information inputs are connected to information device inputs, information inputs of the second shift register are connected respectively to the output of the multiplexers, the control input of the second shift register is connected to the third you the control unit, the output of the second shift register is connected to the output of the device, each output of the decoder is connected to the input of the element NOT and the second input of the AND element of the corresponding channel, the second output of the control unit is connected to the first inputs of the AND elements of the channel, the outputs of the AND element and HB of each the channel is connected to the clock and control inputs of the working register of each channel, respectively, and the outputs of the working register in each channel are connected to the corresponding group of device outputs; the fourth output of the control unit ION soy gschnen input to the first input of the AND, the second input of which is connected to the input device, to data inputs of working registers for each channel, the input element and the output connected to the data input of the first shift register 2. The disadvantage of this device are larger hardware amount. The invention is a reduction in hardware costs. The goal is achieved in that the device containing the Elok control, the first output is connected to the clock input of the first shift register, the decoder, the working register, the second shift register, group of multiplexers: r element, and the second output of the control unit is connected to the clock input of the second the shift register and the pair input of the element I, the output of which is connected to the clock cocking of the working register, the input of the control unit is connected to the information input of the device, to the information inputs of the first register and to the working register, the first ego; The first shift register is connected to the input of the decoder, and the second output is controlled by the control inputs of the group multiplexers, the information inputs of which are connected to the information input groups of the device, the information input group of the second shift register is connected to the output of the second shift register connected to the third output of the control unit, the output of the second shift register is connected to the information output of the device, the OR element is entered, and the input group of the OR element is connected the decoder output group and device address output, and the output are connected to the second element input, and the working register output groups are connected to the device information output groups, the fourth output of the control unit is connected to the control input of the working register, and the control unit contains a pulse driver, a beat counter , three flip-flops, three AND elements and an NOT element, the input of the pulse driver connected to the input of the control unit, and the output connected to the first inputs of the first and second And elements and the trigger and the input of the clock counter, - the output of the first trigger is connected to the second inputs of the first and second elements AND and through the element NOT to the first input of the third element AND, the first output of the clock counter is connected to the second input of the first trigger and the first input of the third trigger, the first output of which is connected to the third input of the second element And the second input of the third element And, the outputs of which are respectively the second and third outputs of the control unit, the second output of the clock counter is connected to the second inputs of the second and third trigger The output of the second flip-flop is connected to the fourth output of the control unit and to the control input of the working register, the second output of the third flip-flop is connected to the third input of the first I element, the output of which is the first output of the control unit. The drawing shows a diagram of the device. The device circuit contains the first shift register 1, the decoder 2, the element OR 3, the element AND 4, the working register 5, the control block 6, the second shift register 7, the group multiplexers 8. The control unit 6 contains the elements AND 9-11, the element NOT 12, the driver of 13 pulses, the counter of 14-strokes, the first, third and second triggers 15-17. The drawing also shows the information input 18 and output 19, groups of information inputs 20, address output 21, groups of information outputs 22 of the device and the first, second, third and fourth outputs 23-26 and input 27 of the control unit. The device works as follows. Each parcel of a digital computer consists of two parts - address and informational and enters the device as a sequential codogram in the sequential code at input 18 and then through input 27 to the driver 13, For each bit of the input information, the driver 13 generates a pulse that arrives at the input counter 14 for counting the number of bits at the address and information parts of the package. The first timed burst of the address parcel sets the triggers 15 and 17 to their initial state. The signal from the output of the trigger 17 to the output 26 produces in register 5 a disconnect from the receiving subscriber. The trigger 16 is in its initial state, allowing the AND element to pass 9 cycles on the output 23 to the input of register 1 to receive the address part of the package. At the end of the address part of the parcel, counter 14, having calculated the corresponding number of ticks, generates a signal whereby the trigger 16 closes the input of the AND 9 element and gives the solution to the AND 11 element, and the trigger 15 through the HE element 12 generates a signal recording information from the subscriber to the input register 7 through the output 25 of the control unit 6. At the same time, the address of the source subscriber arrives from the outputs of the register 1 | at the input of the multiplexers 8, which transmit the parallel code information from a given subscriber, arriving at their inputs 20, to the inputs of the register 7; When the output signal arrives from the output 25 at the register 7 input, the information from the source subscriber is recorded in the parallel code into the register 7 In accordance with the code of the address of the subscriber-receiver of information received in register 1, a signal appears at one of the outputs of the decoder 2, which through the OR element 3 prepares the element and 4 for passing to the register 5. Upon the arrival of the information hour These serial codes from AND 10 through OUTPUT 24 are applied to the cycles received through the prepared AND 4 element to the input of register 5. This will receive the serial code of the information link in register 5. At the same time, the clocks from output 24 are fed to the input of register 7, and As the response code is written to it, simultaneously with the reception of each bit of information into register 5 from the output of register 7, the response bit is issued. A sequential response code from the source subscriber arrives at device output 19. When counting in the counter 14 the number of ticks corresponding to the address and information parts, after receiving and issuing from its output, an overflow signal is issued, which sets the trigger 16 to its initial state, opening the input of the element E9 for passing the ticks for the next address packet, the overflow signal the counter 14 sets the trigger 17 to a position in which the prohibition of the release of information from the register 5 to the receiver subscriber is lifted. At the same time, the transfer to the DVM of the serial response code is completed and information is sent to all subscribers-receivers from register 5 to outputs 22. Information will be received by the subscriber whose address decoder 2 outputs to output 2I. Thus, the proposed device with reduced compared to prototype hardware costs provides the exchange between the digital computers and subscribers.