Изобретение относитс к автомат ке и вычислительной технике и может быть использовано в автоматизирован ных системах управлени и мультипро раммных вычислительных системах. По основному авт.СБ. 463968 из вестно устройство, которое содержит элементы пам ти, схемы сравнени и мажоритарный элемент/ причем выходы всех элементов пам ти соединены с входами мажоритарного элемента,выход которого соединен- с первыми входами схем сравнени и выходом устройства каждый вход устройства соединен с первым входом соответствующего элемента пам ти, выход каждого иэ которых соединен с вторым входом соответ ствующей схемы сравнени , выход каждой схемы сравнени соединен с вторьли входом одноименного элемента пам ти 1. . Недостаток известного устройства заключаетс в невозможности идентифи цировать дл вычислительной системы информационный вход, по которому пос тупило в устройство К-е по величине число. Цель изобретени - расширение функциональных возможностей устройст ва путем .идентификации информационно |го входа, по которому поступило в устройство К-е по величине число. Цель достигаетс .тем, что в устройство введены дополнительные эле-г менты пам ти, дополнительный мажоритарный элемент и элементы И-, причем вход каждого дополнительного элемента пам ти соединен с выходом соответ ствующей схемы сравнени , инверсные выходы дополнительных элементов пам ти соединены с первыми входами соответствующих элементов И, пр мые выходы дополнительных элементов пам ти подключены к входам дополнительного мажоритарного элемента, выход дополнительного мажоритарного элемента соединен с вторыми входами элементов И, выходы которых соединены с иденти фикационными выходами устройства. Указанна совокупность элементов и св зей позвол ет осуществл ть иден тификацию информационного входа, по которому поступило в устройство К-е по величине число, путем выделени с помощью дополнительного элемента пам ти и элементов И К-й схемы сравнени , на выходе которой не было сиг нала Неравенствоi в момент времени , определ емый дополнительным мажоритарным элементом. На чертеже представлена схема пре лагаемого устройства. Устройство содержит и входов 1, элементы пам ти 2,схемы сравнени 3, , мажсэритарный элемент 4 м-к+1 из П , дополнительные элементы 5 пам ти , дополнительный мажоритарный элемент 6 n-l из И , элементы И 7 и идентификационные выходы 8. Каждый из входов 1 соединен- с информационным входом соответствующего элемента 2 пам ти, а его выход соединен с вторым входом соответствующей схемы 3 сравнени и мажоритарного элемента 4, выход которого подключен к первым входам всех схем 3 сравнени . Выход каждой схемы 3 сравнени соединен с блокировочным входом соответствук цего элемента пам ти и входом соответствующего дополнительного элемента 5 пам ти. .Инверс.ные выходы всех дополнительных элементов 5 пам ти подключены к первым входам соответствующих элементов 4, а пр мые выходы - к входам дополнительного мажоритарного элемента. Выход дополнительного мажоритарного элемента 6 соединен с вторыми входами всех элементов И 7. Выходы элементов И 7 соединены с идентификационными выходами устройства. Устройство работа.ет следующим образом . На входы 1 подаютс обрабатываемые числа последовательным двоичным кодом, начина со старших разр дов. Значени одноименных разр дов всех поступивших чисел запоминаютс соответствующими элементами 2 пам ти и передаютс на входы мажоритарного элемента 4. Если число единиц, поступивших на входы мажоритарного элемента 4, Не меньшеего порога (ll-K+l), на -его выходе формируетс также единичное одноименного разр да выходного числа. При невыполнении указанного услови выходное число в данном разр де принимает нулевое значение . Сформированное значение разр да выходного числа подаетс на один из входов схем 3 сравнени , где производитс его сравнение со значени ми одноименных разр дов, подаваемыми на входы мажоритарного элемента 4. При неравенстве схема 3 сравнени вырабатывает сигнал, который поступает на блокировочный вход элемента 2 пам ти и блокирует в нем прием последующих , разр дов чисед с входа 1 устройства . Элемент пам ти независимо от значени последующих разр дов числа, подаваемого на его информационный вход, остаетс в состо нии, соответствующем значению первого несравнившегос разр да . Вырабатываемый сигнал также поступает на вход дополнительного элемента 5 пам ти, устанавлива его по инверсному выходу в состо ние О, а по пр мому выходу - в состо ние I . По мере поступлени на входы 1 устройства разр дов обрабатываемых чисел на его выходе формируетс последовательность значений К-го по величине числа, а на входы.дополнитель ного мажоритарного элемента б по мере формировани К-го по величине чис Ла поступают единичные сигналы с дополнительных элементов 5 пам ти, соответствующих входам 1, по которым передаетс это число. При достижении порога срабатывани И-1 из п дополнительного мажоритарного элемента б ецциничное значение сохранитс на инверсном выходе только у дополнительного элемента 5 пам ти, соответствупцего входуД, по которому пе редавсшось К-е число. На выходе мажо ритарного элемента 6 формируетс еди ничный сигнал, который открывает эле мент И 7 в случае, если на его пер- вом входе присутствует единичный сиг нал с дополнительнтэго элемента 5 пам ти . При этом на выходе 8 элемента И 7, соответствующего входу 1, по ко торому передавалось К-е чиЬло, форми руетс сигнал на остальных выходах 8 - сигнал О., Таким образом, введение в устройство дополнительных элементов и св зей позвол ет .по сравнению с прототипом дополнительно идентифицировать вход, по которому передавалось К-епо величине число, что дает возможность использовать его в мультипрограммных вычислительных процессах дл обработки запросов, приоритет которых задаетс источником запроса в виде последовательного двоичного кода., По сравнению с извёстнЕлм предлагаемое устройство более универсально, так как дл расширени диапазона приоритетов в известном устройстве требуетс увеличить разр дность регистров и коммутаторов каналов, а в предлагаемом только изменить разр дность поступающего на входы последовательного кода без увеличени оборудовани .The invention relates to automation and computing technology and can be used in automated control systems and multiprogramming computing systems. According to the main auth. 463968 a device is known that contains memory elements, comparison circuits and a majority element / and the outputs of all memory elements are connected to the inputs of the majority element, the output of which is connected to the first inputs of the comparison circuits and the device output. Each input of the device is connected to the first input of the corresponding element. the memory, the output of each of which is connected to the second input of the corresponding comparison circuit, the output of each comparison circuit is connected to the second input of the memory element of the same name 1.. A disadvantage of the known device is that it is impossible to identify the information input for the computing system, through which the number K has entered the K-e device. The purpose of the invention is to expand the functionality of the device by identifying the information input through which the K-e has the largest number. The goal is achieved. Moreover, additional memory elements, an additional major element and AND elements are introduced into the device, with the input of each additional memory element connected to the output of the corresponding comparison circuit, the inverse outputs of the additional memory elements connected to the first inputs. the corresponding elements And, the direct outputs of the additional memory elements are connected to the inputs of the additional major element, the output of the additional major element is connected to the second inputs of the element And, the outputs of which are connected to the outputs Ident fikatsionnymi device. This set of elements and connections allows the identification of the information input through which the K-th largest number enters the device by extracting with the help of an additional memory element and elements of the K-th comparison circuit, the output of which was not sig Inequality inequality at the moment of time determined by an additional majority element. The drawing shows the scheme of the proposed device. The device also contains inputs 1, memory elements 2, comparison circuits 3,, major element 4 mk + 1 from P, additional memory elements 5, additional major element 6 nl from And, elements And 7, and identification outputs 8. Each from inputs 1 is connected to the information input of the corresponding memory element 2, and its output is connected to the second input of the corresponding comparison circuit 3 and the majority element 4, the output of which is connected to the first inputs of all comparison circuits 3. The output of each comparison circuit 3 is connected to a blocking input of the corresponding memory element and the input of the corresponding additional memory element 5. The inverse outputs of all additional memory elements 5 are connected to the first inputs of the corresponding elements 4, and the direct outputs to the inputs of the additional majority element. The output of the additional majority element 6 is connected to the second inputs of all elements And 7. The outputs of elements And 7 are connected to the identification outputs of the device. The device works as follows. At the inputs 1, the processed numbers are supplied with a sequential binary code, starting with the highest bits. The values of the like digits of all incoming numbers are stored by the corresponding elements 2 of the memory and transmitted to the inputs of the majority element 4. If the number of units received at the inputs of the majority element 4 is not less than the threshold (ll-K + l), the unit of the same name bit of the output number. If the specified condition is not fulfilled, the output number in this category takes a zero value. The generated output value of the output number is applied to one of the inputs of comparison circuit 3, where it is compared with the values of like bits applied to the inputs of the majority element 4. With the inequality, the comparison circuit 3 generates a signal that goes to the memory input 2 of the memory element 2 and blocks in it the reception of subsequent bits from the input 1 of the device. The memory element, regardless of the value of the subsequent bits of the number supplied to its information input, remains in the state corresponding to the value of the first unequal bit. The generated signal is also fed to the input of the additional memory element 5, set by the inverse output to the state O, and by the direct output to the state I. As the bits of the processed numbers arrive at the inputs 1 of the device 1, a sequence of K-th values of the number is formed at its output, and single-signal signals from additional elements arrive at the inputs of the additional major element b as the K-th according to the value of La numbers are formed. memories corresponding to inputs 1 through which this number is transmitted. When the triggering threshold I-1 from the additional major element is reached, the ordinal value is saved at the inverse output of only the additional element 5 of the memory corresponding to the input that was transmitted to the Kth number. At the output of the majoritarian element 6, a single signal is generated, which opens element AND 7 in the event that a single signal from the additional memory element 5 is present at its first input. At the same time, at the output 8 of the element And 7, corresponding to the input 1, through which K-chilo was transmitted, a signal is generated at the remaining outputs 8 — the signal O. Thus, the introduction of additional elements and connections into the device allows comparing with the prototype, additionally identify the input over which the number was transmitted to K-epo, which makes it possible to use it in multi-program computing processes for processing requests whose priority is specified by the source of the request in the form of a serial binary code. Compared to well-known, the proposed device is more universal, since in order to expand the range of priorities in a known device, it is necessary to increase the size of the registers and channel switches, and in the proposed only change the size of the serial code arriving at the inputs without increasing the equipment.