SU1035790A1 - Аналого-цифровой преобразователь интегральных характеристик электрических величин - Google Patents

Abstract

1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАi ЗОВАТЕЛЬ ИНТЕГРАЛЬНЫХ ХАРАКТЕРИСаИК ЭЛЕКТРИЧЕСКИХ ВЕЛИЧИН, содержавши иэвлейатель корн  квадратного, согласующее устройство, входы которого сое- . динены с соответствующими шинами входных сигналов, а первые выходы - с первыми входами аналогового коммутатора , о т л и ч а ю щ и и с   тем, что, с целью повышени  точности, надежности и расширени  его функциональных возможностей, в него введены источник опорного напр жени , три аналоговых блока, три ключа, сумматор частот, генератор опорной-частоты, цифровой интегратор, элемент задержки, блок делени  на период,: блок маелатабировани , элементы-Й, ИЛИ, счетчик результата, триггер пал  ти знака, устройство управлени ,.вход которого соединен с вторым выходом согласующего устройства, первые выходы - соответственно с управл ющими Аналогового кЬ|«а5лутатора, с первым, вторым и третьим входами каждого анашогового блока, с входами реверса цифрового интегратора, с первым входом сумматора, с входом элемента задержки,, с первым и вторым входами блока делени  на период, с первым и вторым входами блока масштабировани , первым входом элемента И, входом сброса счетчика результата , входами элемента ИЛИ, первым .входом извлекател  корн , вторые входы - соответст венно с рходами управлени  первого, второго и третьего ключей,с вторым, третьим, четвертым входами сумматора частот, п тый шестой и седьмой входы которого соединены соответственно с выходом каждого- аналогового блока, .всэсьмой вход с выходом генератора опорной частоты, . четвертым входом каждого аналогового. блока, третьим входом блока делени  г на период, а выход - с nepBbW вхо ,дом цифрового интегратора, второй вход которого соединен с выходом элемента задержки, первый выход - с § . первьш входом триггера пам ти знака : и с четвертым входом блока делени  О) на период, информационные входы которого соединены с вторыми выходами CZ цифровЬго интегратора, а выходы соответственно с вторым входом извлекате.-- л  корн , третьим, четвертые и п ткмН входами блока масштабировани , шесто: fe вход которого соединен с выходом извлекател  корн , а выход - с входом счетчика результата и с вторым входом со элемента и, выход которого соединен с входами первого, второго и третьегеСЛ ключей, выход каждогр из которых сое динен соответственно с п тым входом ь, каждого аналогового блока, шестой «О и седьмой входаа каждого из которых соединены с выходами аналогового коммутатора , второй вход которого соединен с выходом источника опорного напр жени , при этом второй вход триггера пам ти знака соединен с выходом элемента ИЛИ. 2. Преобразователь по пi 1, о тл и ч а ю щ и и с  - тем, что аналоговый блок выполнен на двух операционных усилител х-инверторах, четырех аналоговых ключах, двух преобразовател х напр жени  в частоту, содержащих каждый стабилизаторы тока и на- пр жени , мультивибратор и резистор.

Description

вычитающем счетчике, группе резисторов , группе аналоговых переключателей , формирователе импульсов стабильной длительности, выполненном на элементе И и счетчике, причем входы первого и второго операционных усилителей-инве торов соединены соответственно с шестым и седьмым входами аналогового блока, а через первый и второй аналоговые ключи - соответственно с входами первого и второго преобразователей напр жени  в частоту , которые через третий и четвертый аналоговые ключи соединены с выходами соответственно первого и.второго операционных усилителей-инверторов , при этом входы управлени  первого и третьего аналоговых ключей соединены соответственно с перввлм и вторым входами аналогового блока, а входы управлени  второго и четвертого аналоговых ключей соединены соответственно с первым и вторым выходами формировател  импульсов стабильной длительности, первый и второй входы которого соединены соответственно с выходом -первого преобраэ(овател  напр :жени  ,в частоту и четвертым входом аналогового блока, п тый вход которого соединен с входом вычитающего счетчика, вход сброса которого соединен с третьим входом аналогового блока , а выходы с управл ющими входами группы аналоговых переключателей, входы и выходы которых соединены соответственно с первым и через группу резисторов - с вторыми входами кор рекции каждого преобразовател  напр жени  в частоту, выход из которых соединен с выходом аналого вого блока.

3.Преобразователь по п. 1, о т личаю щийс  тем, что устройство управлени  выполнено на нуль-оргaнe счетчике, дёшифраторе и сдвиговом регистре, причем вход нуль-органа соединен с входом устройства управлени , выход - .с входом счетчика, выходы которого подключены к входам дешифратора и входу сдвигового регистра , а выходы дешифратора и сдвигового .регистра соединены соответственно с первыми и вторыми выходами устройства управлени .

4.Преобразователь по п. 1, о т лйчаювдийс  тем, что сумматор частот выполнен на 1црсти триггерах, СДВИ.ГОВОМ регистре, четырех элементах ИЛИ, трех ключах и инверторе, причем входы синхронизации первого, второго и третьего триггеров соединены соответственно с п тым, шестым

и седьмь входами сумматора частот, R-входы - соответственно с выходами четвертого, п того и шестого триггеров и через ключи - с входами первого элемента ИЛИ, а выходы - соответственно с D-входами четвертого . п того и шестого триггеров, входы синхронизации которых соединены с выходами сдвигового регистра, а R-входы объединены и соединены через инвертор с входом сдвигового регистра и восьмым входом сумматора частот, при этом первые входы второго, третьего и четвертого элементов ИЛИ соединены соответственно с вторым, третьим и четвертым входами сумматора частот, а вторые входы объединены и соединены с первым входом сумматора частот, а выходы - с управл ющими входами клюг чей, причем выход первого элемента ИЛИ соединен с выходом сумматора частот.

5.Преобразователь по п. 1, о тличающийс   тем, что цифровой интегратор выполнен на реверсивном , триггере и элементе задержки, причем вход реверсивного счетчика соединен с первым входом цифрового интегратора, реверсивные входы - с. входами реверса цифрового интегратора, вход сброса с вторым входом цифрового интегратора и через элемент: задержки - с R-входом триггера, первый выход с входом синхронизации триггера/ а вто1 ле его выходы и выход триггера соединены соответственно с вторыми и первым выходами ци Фовогр интегратора .

6.Преобразователь по п. 1/ отличающий с   тем, что блок делени  на период выполнен на

I реверсивном счетчике-регистре, триггере , регистре, счетчике, делителе частоты с переменным коэффшщентом делени , двух элементах И, элементе задержки, вычитающем счетчике и п ти ключах, причем вход записи ре- версйвного счетчика-регистра соеди ,нен с входом синхрониэации триггера и первым входом блока делени  на период, информационные входы которого подключены к информационным входам реверсивного счетчика-регистра , а четвертый вход - к D-входу триггера, выходы которого соединены с входами реверса реверсивного Счетчика-регистра , выходы которого соединены с входами первого элемента И, выход которого соединен с входом управлени  первого, второго и третьего ключей, при этом первый вход счетчика соединен с третьим входом блока делени  на период, первым входом делител  частоты с переменным коэффициентом делени  и через второй и четвертый ключи - соответственно d первым и вторым выходами .блока делени  на период, второй вход - с входом сброса вычитгиощего счетчика, втор1ам входом делител  частоты - с переменным коэффициентом делени  и через элемент задержки - с входом записи регистра и вторым входом блока делени  на период, а выходы счетчика соединены с входами регистра, выходы которого соединены с входами управлени  делител  частоты с переменным коэффициентом делени , выход ,,которого соединен через первый, третий и п тый ключи соответственно с входом реверсивного счетчика - регистра , третьим выходом блока делени  на период и входом вычитающего счетчика, выходы которого соединены с входами второго элемента И, выход которого соединен с управл  жш ми входами четвертого и п того ключей .

7. Йзрёобразователь по п. 1, о тличающийс  тем, что блок маштабированй  выполнен на делителе

частоты с переменным коэффициентом делени , элементах ИЛИ, группе элементов И, пе реключателе управл ющего кода, коммутаторе, входы которого соединены соответственно с первыми, третьим, четвертым, п тым и шестым входами блока маоитабировани , втоjaae входы которого соединены с первыми входами элементов И, вторые входы которых соединены с выходами переключател  управл ющего кода а

выходы - с входами соответствующих

элементов ИЛИ, выходы которых соединены с входами управлени  делител  частоты с переменным коэффициентом делени , вход которого соединен с выходом коммутатора, а выход - с

.выходом блока масштабировани , при этом первый вход переключател  управл   цего кода соединен с шиной питани ,

а второй вход - с общей шиной.

. 1 , Изобретение относитс  к энергетике и используетс  в измерительноинформационных системах/ автоматизированных системах управлени , где предусматриваетс  контроль и ввод ,данных об интегральных параметрах электрической сети в электронные вычислительные Мсшины дл  последующей обработки. : Известен измерительный комплекс, содержащий двухтактный преобразователь ) напр жение временной интервал , счетчики,- генератор импульсов АЦП, ЦАП, частотомер и устройство коммутации,.преобразующий электрические величины сети в цифрЬвой код. В основу работы комплекса поло жено преобразование базовых величин и, 1, Т,У Ео временной интервал, который затем преобразуетс  с помощ АЦП и цифровой код; при измерении среднего за период значени  напр же ни  вначале производитс  преобразование в посто нный ток величины интеграла абсолютного значени  входно го сигнала l3 . Указанное устройство характеризуетс  низкой точностью преобразовани  и надежностью. Известен аналого-цифровой преобразователь интегральных характеристик электрических величин, содержащий согласующее устройство, анало говые коммутаторы, усилители выборки и хранени , АЦП, квадраторы, мно житель, синхронизатор, устройство у реднени , интегратор, мйожитель, кв ратор, блок вычитани , извлекатели корн  квадратного, интегратор 2. Недостатком данного устройства  вл етс  также низка  точность преобразовани  и надежность. Цель изобретени  - повышение точ- . ности, надежности и расширение функциональных возможностей за счет преобразовани  частоты, .масштабировани  в Определени  направлени  энергии и мощпости. Поставленна  цель достигаетс  тем, что в аналого-цифровой преобразователь интегральных характеристик электрических величин, содержащий иэвлекатель корн  квадратного, согле1сующее устройство, входы которого соединены с соответствующими шинами входных сигнсшов, а первые ыходщ - с первыми входс т аналогового коммутатора , введены источник опорного напр жени , три аналоговых блока, три ключа, сумматор частот, генератор, опорной частоты, цифровой интегратор , элемент задержки, блок делени  на период, блок масштабировани , элементы И, ИЛИ, счетчик результата, триггер пам ти знака, устройство управлени , вход которого соединен с вторым выходом согласующего устрой ,ства, первые выходы - соответственно с управл ющими входами аналогового коммутатора, с первым, вторым и третьим входами каждого аналогового блока , с входами реверса цифрового интегратора , с первым входом сумматора частот, с входом элемента задержки, с первым и вторым входами блока деленй  на период, с первым и вторым входами блока масштабировани , первым входом элемента И, входом сброса счетчика результата, входами элемента ИЛ . входом извлекател  корн , вторые выходы - соответственно с входами упра лени  первого, второгои третьего кл чей, с вторым, третьим,.четвертым вх дами сумматора частот, п тый, шестой и седьмой,входы которого соединены соответственно с выходом каждого ан логового блока, восьмой вход - с вы ходом .генератора опорной .частоты, че вертыМ входом каждого аналогового бл ка, третьим входом блока делени  на период, а выход - с первым входом цифрового интегратора, второй .вход которого соединен с выходом элемента задержки, первый выход - с первым входом триггера пам ти знака и с че вертым входом блока делени  на период , информацио 5ные в.ходы которого соединены с вторыми выходами цифрового интегратора, а выходы - соотве ствённо с вторым входом извлекател  корн , третьим, четвертым и п тым входами блока масштабировани , ше- стой вх.од которого соединен с выходо извлекател  корн , а выход - с входом счетчика результата и с вторым входом элемента И, выход которого соединен с входами первого, второго и третьего ключей, выход каждого из которых соединен соответственно с п тым входом каждого аналогового блока, шестой и -седьмой входы каждог .о из которых соединены с выходами аналогового коммутатора, второй вход которого соединен с выходом источника опорного напр жени , при этом второй вход триггера пам ти знака соедине.н с выходом элемента ИЛИ. Кроме того, аналоговый блок выполнен на двух операционных усилител х-инверторах , четырех аналоговых ключах,- двух преобразовател х напр жени  в частоту, содержащих каж дый стабилизаторы тока и напр жени , мультивибратор и резистор, вычитающем счетчике,, группе резисторов группе аналоговых переключателей и формирователе-импульсов стабильной длительности, выполненном на элемен те И и счетчике, причем входы перво . го и второго операционных усилителей-инверторов соединены соответственно с. шестым и седьмым входами . аналогового блока, а через первый и второй-аналоговые ключи - соответственно с входс1ми первого и второ го преобразователей напр жени  в час тоту, которые через третий и четвертый аналоговые ключи соединены с выходами соответственно первого и второго операционных усилителей-инверторов , при этом входы управлени  первого и третьего аналоговых ключей соединены соответственно с первым и вторым.входами аналогового блока, а входы управлени  второго и четвертого аналоговых ключей соединены соответственно с первым и вторьсм выходами формировател  импульсов стабильной длительности, первый и второйвходы которого соединены соответственно с выходом первого преобразовател  напр жени  в частоту и четвертым входом аналогового блока, п тый вход которого соединен с входом вычитающего счетчика, вход сброса которого соединен с третьим входом аналогового блока, а выходы - с управл ющими вхо дами группы аналоговых переключателей входы и выходы которых соединены со- . ответственно с первым и через группу резисторов - с вторыми входами коррекции каждого преобразовател  напр жени  в частоту, выход iToporo из которых соединен с.йыходом аналогового блока. Кроме того, устройство управлени  выполнено на нуль-органе,, счетчике, дешифраторе и сдвиговом регистре, причем вход нуль-органа соединен с входом устройства управлени , а вы-, ход - с входом счетчики, выходы которого подключены к входам дешифратора и. входу сдвигового регистра,, а выходы дешифратора и сдвигового регистра соединены соответственно с первыми и вторыми выходами устрой- ства управлени ,/, ; . . Сумматор частот выполнен на шести триггерах сдвиговом регистре, четырех элементах ИЛИ, трех ключах и инверторе, причем входы синхронизации первого, второго и третьего триггеров соединены соответственно с п тым, шестым и седьмым входами сумматора частот, R-входы - соответственно с выходами четвертого, п того и шестого триггеров и через ключи - с входами первого элемента ИЛИ, а выходы - соответственно с D-входами четвертого, п того и шестого триггеров, входы синхронизации которых соединены с выходами сдвигового регистра, а К-вхбды объединены и соединены через инвертор с входом сдвигового-регистра и восьмым входом сумматора частот, при этом первые входы второго, третьего и четвертого элементов ИЛИ соединены соответственно с вторым, третьим и четвертым входами сумматора частот, а вторые входы объединены и соединены с первым входом сумматора частот, а выходы - с управл ющими входами ключей, причем выход пербого элемента ИЛИ соединен с выходом сумматора частот.. Цифровой интегратор выполнен на реверсивном счетчике, триггере и элементе згшержки, причем вход реверсивного счетчика соединен с первьлм входом цифрового интегратора, реверсивные входы - с входами реверса цифрового интегратора, вход сброса - с вторым входом цифрового интегратора и через элемент задержки -. с R-входом триггера, первый выход - с входом синхронизации триггера, а вторые его выходы и выход триггера соединены соответственно с вторыми и-первым выходами цифрового интегратора .. Кроме того, блок делени  на период .выпоЛнё на реверсивном счетчикерегистре , триггере, регистре, счетчике , делителе частоты с переменным коэффициентом делени , двух элементах И, элементе задержки, вычитающем счетчике и п ти ключах, причем вход записи реверсивного счетчикарегистра соединен с входом синхронизации триггера и первым йходом блока делени  на период, информационные входы которого подключены кинформационным входам реверсивного счетчика-регистра , а четвертый вход -. к D-входу триггера, выхода которого соединены с входами реверса реверсивного счетчика-регистра, выходы последнего соединены с входами первого элемента И, выход которого соединен с входом управлени  .первого; второго и третьего ключей, при.этом первый вход счетчика соединен с третьим входом блока делени  на период , первым входом делител  частоты -г с переменным коэффициентом делени  и через второй и четвертый ключи - соответственно с первым и вторым выходами блока делени  на период, второй вход - с входом сброса вычитающе го счетчика, вторым входом делител  частоты - с переменным коэффициентом . делени  и чере.з элемент задержки с входом записи регистра и вторым входом блока делени  на период, а выходы счётчика соединены с входами регистра, выходы которого соединены с вхЬдамн управлени  делител  частоты с переменным коэффициен том делени выход которого соединен через первый третий и п тый ключи соответственно с входом реверсивного счетчика-регистра , третьим выходом блока делени  на период и входом вычитавмцего счетчика, -выходы которого соединены с входами второго. элемента И, ввасол которого соединен с управл ющими входами, четвертого и п того ключей. Кроме того, блок масштабировани  выполнен на делителе частоты с пере менным коэффициентом делени , элемен тах ИЛИ, группе элементов И, переключателе .управл ющего кода, коммутаторе , входы которого соединены соо ветственно с первыми, третьим четве . тым, п тым и шестым входами блока масштабировани , вторые входы которого .соединены с первыми входами эле ментов И, вторые входы которых соединены с выходами переключател  упра л к цего кода, а выходы - с входами соответствующих элементов ИЛИ, выходы которых соединены с входами управлени  делител  частоты с переменным коэффициентом делени , вход которого соединен с выходом коммутатора , а выход - с выходом блока масштабировани , при этом первый вход переключател  управл ющего кода соединен с шиной питани , а второй вход с общей шиной. На чертеже предстанлена структур-; на - схема предлагаемого аналого-цифрового преобразовател  интегргшьных характеристик электрических величин. Аналого-цифровой; преобразователь: . состоит из Согласующего устройства 1, аналогового коммутатора 2, источника 3 опорного напр жени , аналоговых блоков 4, 5 и 6 с входами 7-13, устройства 14 управлени , ключей 15, 16 и 1-7, сумматора 18 частот, генератора 19 опорной частоты, цифрового интегратора 20, элемента. 21 -задержки , блока 22 делеН1   напериод, из-; влекател  23 корн  квадратного, устройств .а 24 масштабировани , элементов И 25, ИЛИ 26, счетчика27 результата и триггера, 28 Ъам ти знака.. Входы согласующего устройства 1 соединены с шинами входных сигналов, а выходы - с входами аналогового.коммутатора 2 и входом устройства 14 управлени .. Выходы последнего соед нёвы с управл клцими входами ана (ЛОгового коммутатора 2j входами 7, 8 и 13 аналоговых блокоВ 4, 5 и 6, входами реверса цифрового интегратора 20, входом элемента .21 задержки, BTOiMiEM и третьим входами ..блока 22 делени  на период, выходами управлени  блока 24 масштабировани , первым входом элемента И 25, входом сброса счетчика 27 результата, входами элемента ИЛИ 26. восьмым, п тым, шестым и седьмым входами сумматора 18 частот, входами управлени  ключей 15, 16 и 17 и вто1«ам входом извлекател  23 корн  квадратного. Входы 9 и 11 аналоговых блоков 4, 5 и 6 соединень с выходами анало)пового коммутатора 2, входа 12 - с выходами ключей 15, 16 и 17, входы которых .соединены с выходам элемента И 25. Выходы аналоговых блоков 4, 5 и 6 соединены соответственно с первым, вторым и третьим входами сумматора 18 частот, четвертый вход которого . соединен с выходом генератора 19 опорной частоты, входами 10 аналоговых блоков, 4, 5 и 6 и первым входом блока 22 делени  на период, а выход - с входом цифрового интегратора 20. Вход Сброс последнего подключен к выходу элемента 21 задержки , а выходы - соответственно к информационным входам блока 22 делени  на период и входу триггера 28пам ти знака, вход синхронизации которого соединен с выходом элемент ИЛИ 26. Выходы блока 22 делени  на период соединены соответственно с первым входом извлекател  23 корн  квадратного, первым, третьим и четве тым входами блока 24 масштабировани  Второй вход последнего соединен с выходом извлекател  23 корн  квадра ного, а выход - с вторым входом эле мента И 25 и входом счетчика 27 результата . Аналоговый блок 4(5,6) содержит операционные усилители-инверторы 29и 30, аналоговые ключи 31-34, преобразователи 35 и 36 напр жени  в частоту, содержащие входы 37, 38 и 39, выход 40, стабилизатор 41 ток мультивибратор 42, стабилизатор 43 напр жени  и резистор 44 вычитающий счетчик 45, группу аналоговых переключателей 46, резисторы 47 и формирователь 48 импульсов стабильной длительности, содержащий элемен И 49 и счетчик 50. Входы операционных усилитеЛей 29 и 30 соединены соответственно- с вхо дами 9 и 11 аналогового блока 4(5,6 а. также через аналоговые переключатели 31 и 33 - соответственно с входами преобразователей 35 и 36 напр жени  в частоту и выходамианалоговых ключей 32 и 34, входы которых соединены с выходами соответственно операционных усилителей 29 и 30., Вхо ды управлени  аналоговых переключагелей 31 и 32 подключены соответственно к входам 7 и 8 аналогового блока 4{5,6) . Входы управ;пени  аналоговых переключателей 33 и 34 соеди нены соответственно с первым и вторы выходами формировател  48 импульсов стабильной длительности, первый и вт рой входы которого соединены соответ ственно с выходом 40 преобразовател  35 напр жени  в частоту и входом 10 аналогового блока 4(5,6). Вход вычитаиощего счетчика 45 соед нен с входом 12 аналогового блока 4(5,6), вход сброса - с входом 13 аналогового блока 4(5,6), а выходы с управл ющими входами аналоговых переключателей 46. Входы и выходы последних подключены соответственно к входу 38 и через резисторы 47 - к входу 39 преобразовател  36 напр жени  в частоту йыход 40 которого  вл етс  выходом аналогового блока 4 5,6 г Устройство 14 управлени  содержит нуль-орган 51, счетчик 52, Дешифратор 53, сдвиговый регистр 54. Вход нуль-органа 51 соединен с входом устройства 14 управлени , а выход с входом счетчика 52. Выходы последнего подключены соответственно к вхо дам дешифратора 53 и входу сдвигового регистра 54. Выходы дешифратора 53 и сдвигового регистра 54  вл ютс  выходами устройства 14 управлени . Сумматор 18 частот содержит триггеры 55-60, сдвиговый регистр 61 ,U. элементы ИЛИ 62-65, ключи 66, 67и 68 и инвертор 69. Входы синхронизацииптриггеров 55, 56 и 57 соединены соответственно с первым, вторым и третьим входами .сумматора 18 частот, R-входы - соответственно с выходами триггеров 58, 59 и 60 и через ключи 66, 67 и 68 - с входами элемента ИЛИ 62, а выходы - соответственно с D-входами триггеров 58, 59 и 60. Входы синхронизации последних соединены с выходами сдвигового регистра 61, а R-входы объединены и соединены через инвертор 69 с входом сдвигового регистра 61 и четвертым входом сумматора 18 частот. Первые входы элементов ИЛИ 63, 64 и 65 соединены соответственно с ПЯТЕЛМ, шестым и седьмым входами, сумматора 18 частот, вторые входы объединены и подключены к восьмому входу сумматора 18 частот, а выходы - соответственно с управл ю-щими в.ходами ключей 66, 67 и 68. Выход элемента ИЛИ 62  вл етс  вы содом сумматора 18 частот. Цифровой интегратор 20 содержит реверсивный счетчик 70, триггер 71 и элемент 72 задержки. Вход реверсивного счетчика 70 соединен с входом цифрового интегратора 20, входы реверса - с входами реверса послед него, вход сброса - с входом сброса цифрового интегратора 20 и через элемент 72 задержки с R-входом триггера 71. Выход реверсивного счетчика 70 подключен к входу синхронизации триггера 71, а выходы разр дов реверсивного счетчика 70 и выход триггера 71  вл ютс  выходами цифрового интегра тора 20. Блок 22 делени  на период содержит реверсивный счетчик-регистр 73, триггер 74, регистр 75, счетчик 76, делитель 77 частоты с переменным коэффициентом делени , элементы И 78 и 79, элемент 80 задержки, вычитающий счетчик 81 и ключи 82-86. Вход записи реверсивного счетчикарегистра 73 соединен с входом синхронизации триггера 74 и третьим входом блока 22 делени  на период. Информационные входы последнего подключены к информационным входгйл реверсивного счетчика-регистра 73 и D-BXOду триггера 74, выходы которого соединены с входами реверса реверсивного счетчика-регистра 73. Выхода послед него соединены с входами элемента И 78, выход которого соединен с входом управлени  ключей 82, 83 и 84. Вход счетчика 76 соединен с первым входом блока 22 делени  на период, входом делител  77 частоты с переменным коэффициентом делени  и через ключи 83 и, 85 -,соответственно с первым и вторым №ходами блока 22 делени  на период. Вход сброса счетчика 76 соединен с входами сброса вычитакщего счетчика 81 и делител 77 частоты с переменным коэффициентом делени  и через элемент 80 задержки - с входом записи регистра 75 и вторым входом блока 22 делени  на период. Выходы счетчика 76 соединены с входами регистра 75, выходы которого подключены к входам управлени  делител  77 частоты с переменным коэффициентом делени . Выход последнего соединен через ключи 82, 84 и 86 соответственно с входом реверсивного счетчика-регистра 73, третьим выходом блока 22 делени  на период и входом вычитаю1{;его счетчика 81. ВыходЕл последнего подключены к входам 79 И, выход которого соединен с управл н фсми входами ключей 85 и в€. Блок 24. масштабировани  содержит коглмутатор 87, делитель 88 частоты с переменным коэффиццеВТОМ делени , элементы ИЛИ 89, группы элементов И 90. . Входы коммутатора 87 соединены с входами блока 24 маоштабировани . Входы управлени  блока 24 масштабиро . вани  подключены к входам управлени  коммутатора 87 и первым входам групп элементов И 90, вторые вЗсоды которых подключены либо к шине 91 питани либо к земл ной шине, а выходы - квходам соответствующих элементов ИЛИ 89. В| хода1 последних соединены с входами управлени  делител  88 частоты с переменным коэффициентом делени , вход которого соединен с выходоц коммутатора 87, а выход - с выходом блока 24 масштабировани . Аналого-цифровой преобразователь интегральных характеристик электрнческих величин функционирует сле дующим образом. , : На входы согласующега устройства подключаютс  напр жени  и токи, подлежащие преобразованию, где оки преобразуютс  в нормированные напр жени  Цц, прюпорциональные входным напр жени м, U и пропорциональные входным токам. Напр жени  с выходов согласующего -устройства 1 поступают на входы аналогового коммутатора 2, подключающего их к входам аналоговых блоков 4 5 и 6. Работой коммута тора 2 управл ет устройство 14 управлени , где при помощи счетчика 52 и дешифратора 53 последовательно во времени формируютс  управл ющие сигналы длителькостью , равной двум периодам колебаний контролируемой электрической сет каждый из которых соответствует Опре деленной преобразуемой электрической величине. В каждом из аналоговых блоков 4, 5 и 6 в течение каждых двух периодов колебаний контролируемой электрической , сети (такта преобразовани /, соответствующих управл ющим сигналам с выходов устройства 14 управлени , производитс  перемножение двух напр жений , поступающих в &то врем  на его вход. При этом в течение пёрвоj43 периода такта преобразовани  зам:кнут ключ 32, и напр жение, поступаю-1 щее на вход 9 аналогорого блока 4 5,6 Щ при преобразовании тока первой фазы, поступает на вход преобразовател  35 напр жени  в частоту, где преобразуетс  в импульсную последовательность с частотой следовани  импульсов, ему пропорциональной. В момент по влени  кгикдого импульса Формихювателем 48 формируетс  импульс стабильной длительности. В течение T{v замк-нут ключ 34 и второе входное напр жение ( U - при преобразовании тока первой фазыJ поступает на вход преобразовател  36 напр жени  в частоту. В промежутках между импульсами стабильной длительности замкнут ключ 33, и на вход 37 преобразовател  36 поступа ет инверсное значение Щ. При этом на выход последнего в течение первого периода Т такта преобразовани  поступает число N. импульсов V j В VS.U4,,,u,) ( ),V,,5aTeTU,2{ VcT4r .ii fM}« или npHf o lUTet(1) .- гДе , соотЬетственно частоты следовани  импульсов на . выходах преобразовате . лей 35 и 36 при нулевых сигналах, поступак цих ,на их входа, 1 крутизна соответственно .преобразователей 35   Зб. В течение второго периода Т такта преобразовани  замкнут ключ 32, ri на ьход 37 преобразоватег  35 поступает инверсное значение Щ . При этом на выход преобразовател  36 поступает число Нд импульсов V-|BJio- i i-.TV4U«(t«-5,u,(g -fcr )-) 5ао1аЬ |Vas,4TcTllVl Ta ,W. ип  при выполнении услови  (1) 4 «jViS,4VUf,-,,o)at (3) Импульсы с выходов аналоговых блоков 4, 5 и 6 поступают на вход сумматора 18 частот, где производитс  их сборка (.суммируютс  средние час тоты их следовани ). Дл  предотвращени  пропадани  импульсов при совпадении во времени импульсов с выходов разных аналоговых блоков,; последние при помощи сдв,игЬвого регистра 61, триггеров 55-60 и инвертора-69 раздел ютс  во времени и укорачиваютс . При поступлении на входы синхронизации тр геров 55, 56 или 57 импульсов с выходов соответствующих аналоговых блоков 4, 5 или 6 импульсы на входа соответственно триггеров 58, 59 или 60 формируютс  только при установле НИИ в единичное состо ние соответственно 1-го, 2-го или 3-го разр дов 3-разр дного сдвигового регистра 61, на вход которого поступают импульсы с выхода генератора 1 опорной частоты. Длительность вых ных импульсов -триггеров 58, 59 и 60 равна при этом l2fo- На выходах элем тов ИЛИ 63, 64 и 65 во всех тактах преобразовани ., кроме такта коррекции , находитс  единичный потенциал, и импульсы с выходов триггеров 58, 60 и 59 через элемент ИЛИ 62 поступают на вход реверсивного счетчика 70 цифрового интегратора 20, Реверсивный счетчик 70 работает в режиме сложени  в течение первого периода каждого такта преобразовани и в режиме вычитани  - в течение второго периода последнего. Поэтому к концу такта преобразовани  тока первой фазы при равенстве периода Т Т, Т в нем подсчитываетс  число импульсов N(lJ) (N,-Ni)j4s SaTcTlJ,a-tlJi.clt, где i. - ток перйой фазы; К. - коэффициент пропорциональности , К концу остальных тактов преобра зовани  в реверсивном счетчике 70 подсчитываютс  числа импульсов, про порциональные ; интегральному значению за период квадрата тока i., п-ой фазы (2-й или 3-й) - .. интегральному значению за период квадрата напр жени  п-ой фазы O-K Ujjdt, активной трехфазной энергии Е (дл  метода двуг; ваттметров U),,,)at, 7 реактивной трехфазной энергии Eqt )(U,,,i,tU,,ii)4 Триггер 71 цифрового интегрйтора 20 служит дл  определени  кода ( пр мого или обратного) числа N,подсчитываемого в реверсивном счетчике, и знака энергии ( мощности,. В начале каждого такта преобразовани  триггер 71 устанавливаетс  в нуль и находитс  в этом состо нии до перехода через нуль реверсивного счетчика 70, привод щего к установке триггера 71 в единичное состо ние. Причем так как переход через нуль реверсивррго счетчика 70 осуществл етс , при 5Щ (см, выражение (4 и режим его работы при этом не измен етс , то единичное состо ние триггера 71 указывает на обратный код числа, подсчитываемого в реверсивномсчетчике 70 к концу такта преобразовани  . и знак минус в случае определени  энергии ( мощности),, а нулевое состо .ние - на пр мой код и знак плюс. В конце каждого такта преобразовани  состо ние реверсивного счетчика 70 и триггера 7li цифрового интегратора 20 перенос тс  соответстве1 но в реверсивный счет чик-регистр 73. . и триггер 74 блока 22 делени  на .период , а реверсивный счетчик 70 и триггер 71 через .врем , определ емое соответственно элементом 21 задержки к .элементами 21, 72 задержки, сбрасы- ваютс  в . . Кроме .того, состо ние триггера 71 в конце тактов преобразовани  активной и реактивной трехфазной энергии (мощности) переноситс  в триггер. 2В пам ти знака. В блоке 22 производитс  деление числа Nf равного либо либо N(OM)): ибо N(E), либо ЖЕ), на период.колебаний контролируемой электрической сети, и определение частоты этих- колебаний, В течение каждого периода колебаний контролируемой электрической сети в счетчике 76 подсчитываетс  число импульсов опорной частотой следовани  (, T-toT,(9) переносимое в конце каждого периода в регистр 75, после чего счетчик 76 и делитель 77 частоты с переменным коэффициентом делени  сбрасываетс  в нуль, и счетчик 76 приступает к определению следующего периода колебаний контролируемой элек трической сети. Регистр 75 и делитель 7 частоты с переменным коэффициентом делени  образуют интегратор последовательного переноса, на выходе которого формиру етс  частотно -импульсна  последовательность с частотой {,. следовани  им пульсов So «т - П V -SF- -J где А - числова  емкость регистра 75 и делител  77 частоты с переменным коэффициентом делени . Частотно-импульсна  последователь ность с выхода делител  77 частоты с переменным коэффициентом делени  поступает через открытый ключ 82 на вход реверсивного счетчикагрегистра 73, работающего в режиме сложени  пр единичном состо нии триггера 74 {в реверсивном 73 находитс  чи ло в обратном коде) и режиме вычита .ни  - При нулевом состо нии триггера 74 (в реверсивном счетчике 73 находитс  число в пр мом коде ). При досчете реверсивного; счетчика-регистра :73 до нул  на выходе элемента И 78 выдел ющем нулевое состо ние счетчика 73, по вл етс  нулевой потенциал , закрывающий ключ 82, и поступлевне импульсов Y вход счетчика 73 прекращаетс . При этом врем  Т наличи  единичного потенциала на выходе элемента И 78 составл ет I л. ди ы t rtJL-s- ri т о т А поскольку элемент И 78  вл етс  управл ющим дл  ключей 83, на вход которого поступают импульсы с опорной частотой следовани  f, и 84, на вход которого подаютс  импульЫа частотой следовани  , то в течение времени 1Г иа первый и третий выходы - блока 22 делени  на период поступит число импульсов соответственно : .. Л .соответствующее при (iJJ)- квадрат среднеквбшратичного значени  фазного тока , - I I J т.4 .0 1-N--lct--4:J at, к;.-« при ,U) - квадрату среднеквадратичного значени  фазного напр жени  MuJt N-K iJu ai где v - А о лц.- . Ut IB при NeN4E) - значению активной фазной мощности Я (р)-.мгкр  и,1,из.1,). где Kj, КЕ Alio и N N4EQ) при N N(EQ) - значение реактив- ной трехфазной мощ . ности J и,г1Ч г +1 м2а г о ( 13) V -V « Е Т И N- , соответствующее либо значению активной трехфазной энергии (см. формулу (7), либо значению реактивной трехфазной энергии (см. формулу (8). Импульсы с выхода делител . 77 частоты с переменным коэффициентом делени  через открытый ключ 86 поступаюттакже на вход вычитающего счетчика 81, который в конце каждого периода Т колебаний контролируемой электрической сети устанавливаетс  в состр- .  ние, соответствующее некоторому посто нному числу М. При досчете счетчика 81 до нул , на выходе элемента И 79 по вл етс  нулевой потенциал , закрывающий ключ 86 и запрещающий дальнейшее поступление импульсов на вход счетчика 81 до начала следук цего периода Т. При этом на выходе элемента И 79 находитс  единичный потенциал в течение времени STz где И, поскольку элемент И 79 управл ет работой ключа 85, на вход кото-- рого поступают импульсы частотой следовани {р, на второй выход блока 22 делени  на период в каждом так- те преобразовани  поступают: две пачки импульсов с числом N(f) в каждой io 16 Пачки импульсов с первого выхода блока 22 делени  на период поступают на вход извлекател  23 корн  квадратного и на его. выходе формируютс  импульсные последовательности с числом импульсов , пропорциональные корню квадратному из чисел импульсов во входных пачках. При поступлении на его вход чисел импульсс1В N(1,) , N4U) на его выход постулают числа импульсов, соответственно .пропорциональные среднеквадратичным значени м фазных токов iN4lv,)-K;- /ll(T) 47) и среднеквадратичным значением фазных напр жений -.мХоИт/к; b,at, где ку , Kj - коэффициенты пропорциональности . Пачки импульсов с выходов блока 22:. делени  на период и выхода извлекател  23 корн  квадратного поступают на вход коммутатора 87 блока 24 масштабировани , который подключает их ко входу делител  88 частоты с переменным коэффициентом делени . Последний используетс  дл  делени  чисел импульсов в пачках, поступающих на его вход, на коэффициен.ты пропорци-ональности , учитывающие значени  коэффициентов трансформации измерительных трансформаторов тока и пере даточные коэффициенты узлов аналого цифрового преобразовател  (к , К , Кр ,-JCQ, КЕ, Kfp, MA-lfo). Управл ющий код делител  88 с переменным коэффициентом делени  устанавливаетс  при помощи групп элементов И 9 Причем кажда  группа соответствует определенному виду преобразуемых ве личин (току, напр жению, активнойи реактивной мощности, активной и реактивной энергии, частоте), а каждый элемент И в группе - определенному разр ду управл ющего кода, при единичном значении которого вто рой вход этого элемента И подключаетс  к шине питани , а при нулевом к земл ной шине. Выходы элемента И всех групп, соответствующих одному и тому же разр ду кода.управлени , объедин ютс  элементами ИЛИ 89. В каждом такте преобразовани  на объе диненные входы группы элементов И, соответствующей преобразуемой величине , поступающей в этом такте на вход устройства масштабировани , подаетс  единичный управл ющий сигнал , разреша1ощий поступление кода с выходов элементов И этой группы эле ментов И на входы управлени  делите л  88. При этом на выходе последнего последовательно формируютс  пачк импульсов,, числа которых в . пачках соответствует действительным значени  ем всех преобразуемых входных величин () Dv,)- bHA±U±Q . .e, . ..4.QQ NЧЦ), NlUv, )-° It -K4Er A E ).gK......0o. NAtQ) H(. A - числова  емкость делите л  88 частоты с перемен ным коэффициентом делени , , 0 - значени  разр дов управл ющего кода делител  8 ( принимают значени  О ил 1 при и от О до 9 при А 10); К.,,.., 8g - принимает любые отрицательные или положительны значени  в зависимости о пор дка преобразуемой электрической величины и необходимой погрешност дискретности Т Импульсные последовательности с выхода делител  88 частоты с переменным коэффициентом делени  поступают на выход АЦП и-вход счетчика 27 результата. Причем ко времени поступлени  на вход последнего импульсных последовательностей NCE), N(PJ, N(.) N(Q) триггер 28 знака уже указывает на знак соответственно Е(Р), Eg(Q). Коррекци  коэффициентов передачи аналоговых блоков 4, 5 и 6 производитс  последовательно в следующих друг за другом рабочих циклах АЦП т.е. каждого аналогового блока - через 2 цикла). Причем выбор цикла дл  коррекции каждого аналогового блока осуществл ет З-разр днь й.. регистр 54 сдвига устройства 14 управлени , каждый из разр дов которого находитс  поочередно в единичном Состо нии в течение рабочего цикла АЦП. В течение 13-го такта каждого рабочего цикла АЦП ко входам аналоговых узлов подключаетс  опорное напр жение .UK с выхода источника 3, который преобразуетс  так же как Mi Цу,(ицу,) с той лишь разницей, что к входу цифрового интегратора 20 подключаетс  импульсна  последовательность с выхода только одного из аналоговых блоков. Дл  этого в течение 13-го такта преобразовани  рабочего цикла прибора в открытом состо нии Находитс  только один из ключей бб6В , управл емый элементом ИЛИ (63, 64 или 65)/ второй вход которого Соединен с выходом разр да регистра 54 сдвига, наход щегос  в единичном состо нии . В результате преобразовани  опорного напр жени  1) на| выходе блока 24 масштабировани  формируетс  пачка импульсов, число N|( импульсов в которой с учетом (.19, 18., 13, б и 4) составл ет I ,-. N --VUx9a , (20) где Kj. - коэффициент пропорциональности . Пачка импульсов Ny поступает на вход вычитающего счетчика 45 провер емого аналогового блока {4, 5 или 6), который в момент начала 13-го такта устанавливаетс  в состо ние, соответствующее числу А /2, где А числова  емкость вычитающего счетчика 45. -Разр ды вычитающего счет.чика 45 управл ют переключател ми 46, подключающими резисторы 47 параллельно резистору 44 преобразовател  36 найр жени  в частоту. Так как крутизна 5, последнего определ етс  из следующего выражени  .5 где R - сопротивление между стабилизаторами 41 и 43 тока и напр жени ; С г емкость врем задак цих конденсаторов преобразовател  - зе; .. : . Ui - напр жение иа выходе стаби лизатора 43, и Си Uc  вл ютс  посто вшими г т.е. выражение ( 20) можно-переписать в виде iH,0-Vl/R М UK , (21) где К„ - коэФФици Нт пропорциональ - ностр.. / -.- - / При правильной работе провер емого аналогового блока (4, 5 или б| и всех остёшьных блоков АЦП, участв кидих в преовразовании U|, число  м пульсов коррекции: Ы равно коэффй-циенту пересчета вьгаитаюцего счетчика 45. При эт п(ри поступлении всей пачки импульсоь N на вход вычитаюиего счетчика 45, последний ус танавливаетс  в. то же состо ние, в котором игЬсодилс  до коррекции, и, следовательно, сопротивление R меж ду стабилизаторами 41 и 43 тока и . напр жени  остаётс ; без изменени . При .изменении функции преобразовани  провер емого ангшогового блока (4, 5, или 6) число корректир пс цих импульсов измен етс  на &N|( „в. результате чего в вычктаюкем,счетчике 45 устанга)ливаётс  чиcлp )tlДHJ(, чт привод т к изменению сопротивлени  . R между стабилизаторами 41 и 43 Tokai и напр жени , а следовательно, и числа корректирующих импульсов N,. При двоичном счетчике 45 его 1-ый {разр д управл ет подключением к резистору 44 резистора из --группы реЗисзгоров 47 с сопротивлением vCf , где г - .сопротивление резистора 44, п - число разр дов счетчика 45. Таким о разом,. за счёт введени  автоматической периодической коррекции коэффициентов передачианалоговых узлов и непрерыВ1рого преобразовани  контролируемых сигналов в предлагаемом АЦП достигаетс  более высока  точность преобразовани . Крсше того, за счет решени  вопроса масштабировани  преобразуемых сигналов и, следовательно, возможности определени  последних в реальном масштабе времени, за счет определени  направлени  преобразуемой мощнОсти и энергии и выполнени  преобразовани  важного пара 4ётра энергообъектов - частоты контролируемых сигналов, а также, за счет того, что п|реобразование реактивной энергии и мОидаостй производитс  при неизкюнной ст1зукт.уре основного канала преобразовани  с изменением только пор дка к мута1|ии аналогового кс лмутатора расширены функциональные возможности и по81|1Шена надежность-работы устройСУХ9Л :- - .

Claims (7)

1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРА:ЗОВАТЕЛЬ ИНТЕГРАЛЬНЫХ ХАРАКТЕРИСТИК ЭЛЕКТРИЧЕСКИХ ВЕЛИЧИН, содержащий извлекатель корня квадратного, согласующее устройство, входы которого сое- : динены с соответствующими шинами вход* ных сигналов, а первые выхода - с первыми входами аналогового коммутатора, от ли ч а ю щ и й с я тем, что, с целью повышения точности, надежности и расширения его функциональных возможностей, в него введены источник опорного напряжения, три аналоговых блока, три ключа, сумматор частот, генератор опорной-частоты, цифровой интегратор, элемент задержки, блок деления на период, блок масштабирования, элементы-Й, ИЛИ, счетчик результата, триггер памяти знака, устройство управления,вход которого соединен с вторым выходом согласующего устройства, первые Выходы - соответственно с управляющими· входами_Аналогового коммутатора, с первым, вторым и третьим входами каждого аналогового блока, с входами реверса цифрового интегратора, с первым входом сумматора, с входом • элемента задержкис первым и вторым входами блока деления на период, с первым и вторым входами блока_ масштабирования, первым входом элемента И, входом сброса счетчика ре зультата, входами элемента ИЛИ, первым, входом извлекателя корня, вторые входа— соответственно с входами управления первого, второго и третьего ключейс вторым, третьим, четвертым входами сумматора частот, пятый шестой и седьмой входа которого соединены соответственно с выходом каждого· аналогового блока, .восьмой вход'с выходом генератора опорной частоты, . четвертым входом каждого аналогового.' • блока, третьим входом блока деления г на период, а выход - с первым входом цифрового интегратора, второй • И с четвертым входом блока деления - — на период, информационные входа которого соединены с вторыми выходами « цифрового интегратора, а выходы coot* Ст ветственно с вторым входом .извлекателя корня, третьим, четвертым и пятбж ·· входами блока масштабирования, шестойк^ вход которого соединен с выходом извлекателя корня, а выход - с входом счетчика результата и с вторым входом^»^ элемента И. выхоп которого соединен второго и третьего СЛ , выход каждого из которых соеэлемента И, выход которого соединен с входами первого, ι ключей, ------- ---------динен соответственно с пятым входом каждого аналогового блока, шестой * - -------Я — и седьмой входа каждого из которых ; rnOHUUnULT Г» ΏντνηττΒίΛϊ ϋ» »· -ч. «л_Λ«а *4·^ соединены с выходами аналогового ком мутатора, второй вход которого соединен с выходом источника опорного напряжения; при этом второй вход триггера памяти знака соединен с ходом элемента ИЛИ.

2. Преобразователь по ,п. 1, о вы— τη и ч а ю щ и й с я· тем, что аналоговый блок выполнен на двух операционных усилителях-инверторах, четырех аналоговых ключах, двух преобразователях напряжения в частоту, содержащих каждый стабилизаторы тока и напряжения, мультивибратор и резистор,

1Ό35790 вычитающем счетчике, группе резисторов, группе аналоговых переключателей, формирователе импульсов стабильной длительности, выполненном на элементе И и счетчике, причем входы первого и второго операционных усилителей-инверторов соединены соответственно с шестым и седьмым входами аналогового блока, а через первый и второй аналоговые ключи - соответственно с входами первого и второго преобразователей напряжения в частоту, которые через третий и четвертый аналоговые ключи соединены с выходами соответственно первого и.второго операционных усилителей-инверторов, при этом входы управления первого и третьего аналоговых ключей сое- . динены соответственно с первым и вторым входами аналогового блока, а входа управления второго и четвертого аналоговых ключей соединены соответственно с первым и вторым выходами формирователя импульсов стабильной / длительности, первый и второй входы которого соединены соответственно с выходом первого преобразователя напря^ жения ,в частоту и четвертым входом аналогового блока, пятый вход которого соединен с входом вычитающего счетчика, вход сброса которого соеди-. нен с третьим входом аналогового бло-‘ ка, а выхода -с управляющими входами группы аналоговых переключателей, входы и выхода которых соединены соответственно с первым и через группу резисторов - с вторыми входами коррекции каждого преобразователя напряжения в частоту, выход второго из которых соединен с выходом аналогового блока.

3. Преобразователь по п. ^отличающийся тем, что устройство управления выполнено на нуль-органе, счетчике, дёшифратор'е и сдвиговом регистре, причем вход нуль-органа соединен с входом устройства управления, выход - с входом счетчика, выходы которого подключены к входам дешифратора и входу сдвигового регистра, а выхода дешифратора и сдвигового регистра соединены соответственно с первыми и вторыми выходами устройства управления.

4. Преобразователь по π. 1, о т л й ч ающий с я тем, что сумматор частот выполнен на щрсти триггерах, сдвиговом регистре, четырех элементах ИЛИ, трех ключах и инверторе, причем входы синхронизации первого, второго и третьего триггеров соединены соответственно с пятым, шестым и седьмют входами сумматора частот, R-входы - соответственно с выходами четвертого, пятого и шестого триггеров и через ключи - с входами первого элемента ИЛИ, а выходы - со ответственно с D-входами четвертого, .пятого и шестого триггеров, входы синхронизации которых соединены с выходами сдвигового регистра, а R-входы объединены и соединены через инвертор с входом сдвигового регистра и восьмым входом сумматора частот, при этом первые входы второго, третьего й четвертого элементов ИЛИ соединены соответственно с вторым, третьим и четвертым входами сумматора частот, а вторые входа объединены и соединены с первым входом сумматора частот, а выхода - с управляющими входами клюг чей, причем выход первого элемента ИЛИ соединен с выходом сумматора частот.

5. Преобразователь по п. 1, о тличающийс я тем, что цифровой интегратор выполнен на реверсивном Счетчике, триггере и элементе задержки, причем вход реверсивного счетчика соединен с первым входом цифрового интегратора, реверсивные входы - с. входами реверса цифрового интегратора, вход сброса с вторым входом цифрового интегратора и через элемент задержки - с R-входом триггера, первый выход - с входом синхронизации триггера, а 'вторые его выходы и выход триггера соединены соответственно с вторыми и первым выходами цифрового интегратора .

6. Преобразователь по π. 1, отличающий с я тем, что, блок деления на период выполнен на |реверсивном счетчике-регистре, триггере, регистре, счетчике, делителе частоты с переменным коэффициентом деления, двух элементах И, элементе задержки, вычитающем счетчике и пяти ключах, причем вход записи реверсивного счетчика-регистра соединен с входом синхронизации триггера и первым входом блока деления на период, информационные входы которого подключены к информационным входам реверсивного счетчика-регистра, а четвертый вход - к D-входу триггера, выходы которого соединены с входами реверса реверсивного Счетчика-регистра, выходы которого соеди йены с входами первого элемента И, выход которого соединен с входом управления первого, второго· и третье· го ключей, при этом первый вход счет· чика соединен с третьим входом блока деления на период, первым входом делителя частоты с переменным коэффициентом деления и через второй и четвертый ключи - соответственно С первым и вторым выходами блока деле· ния на период, второй вход - с входом сброса вычитающего счетчика, вторым входом делителя частоты - с пере* менным коэффициентом деления й че1039790 рез элемент задержки - с входом записи регистра и вторым входом блока деления на период, а выходы счетчика соединены с входами регистра, выходы которого соединены с входами управления делителя частоты с переменным коэффициентом деления, выход .которого соединен через первый, третий и пятый ключи соответственно с входом реверсивного счетчика - регистра, третьим выходом блока деления на период й входом вычитающего счетчика, выходы которого соединены с входами второго элемента И, выход которого соединен с управляющий ми входами четвертого и пятого ключей.

7. преобразователь по лич ающийся тем, штабирования выполнен на

п. ί, о тчто блок мае* делителе частоты с переменным коэффициентом деления, элементах ИЛИ, группе элементов И, переключателе управляющего кода, коммутаторе, входы которого соединены соответственно с первыми, третьим, четвертым, пятым и шестым входами блока масштабирования, вторые входа которого соединены с первыми входами элементов И, вторые входа которых соединены с выходами переключателя управляющего кода, а выходы ·- с входами соответствующих элементов ИЛИ, выхода которых соединены с входами управления делителя частоты с переменным коэффициентом деления, вход которого соединен с выходом коммутатора, а выход - с .выходом блока масштабирования, при этом первый вход переключателя управляющего кода соединен с шиной питания, а второй вход с общей шиной.