SU1024933A1

SU1024933A1 - Sign correlator

Info

Publication number: SU1024933A1
Application number: SU813335018A
Authority: SU
Inventors: Михаил Дмитриевич Генкин; Виктор Сергеевич Голубев; Олег Борисович Скворцов; Виталий Иванович Шагурин
Original assignee: Институт Машиноведения Им.А.А.Благонравова
Priority date: 1981-09-03
Filing date: 1981-09-03
Publication date: 1983-06-23

Description

вого счетчика вл етс первым входом блока, выходы разр дов первого счетчика соединены с соответствующими входами дешифратора, первый которого соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика, второй вход первого элемента И объединен с первым входом первого.элемента И-ИЛИ-НЕ и вл етс вторым входом блока, второй вход первого элемента И-ИЛИ-НЕ вл етс третьим входом блока, третий вход первого элемента И-ИЛИ-НЕ объединен с первым входом второго элемента И-ИЛИ-НЕ и подключен к нулевому входу триггера, единичный выход которого соединен с первым входом элемента ИЛИ, четвертым входом первого элемента И-ИЛИ-НЕ и вторым входом втрого элемента И-ИЛИ-НЕ, третий вход которого вл етс четвертым входом блока, четвертый вход второго элемента И-ИЛИ-НЕ соединен с выходом старшего разр да второго счетчика, счетный вход которого соединен с выходом первого элемента И-ИЛИ-НЕ, выходы разр дов второго счетчика соединены с соответствующими входами первой группы входов преобразовател кодовj входы второй группы входов которого соединены с соответствующими выходами разр дов третьего счетчика, счетный вход которого соединен с выхрдом второго элемента И-ИЛИ-НЕ, выходы преобразовател кодов соединены с соответствующими информационными вхо, дами первого регистра и эдресными входами элемента пам ти, вход записи-считывани которого соединен с выходом элемента ИЛИ, второй вход которого подключен к второму выходу дешифратора, информационные входы (Элемента пам ти соединены с соответствующими выходами разр дов второго регистра, выходы элемента пам ти соединены с соответствующими входами первой группы входов сумматора, входы второй группы входов которого, кроме первого входа, объединены и соединены с шиной нулевого логического сигнала, а рерый вход второй группы вхрдОв сумматора соединен с шиной единичного логического сигнала, информационные выходы сумматора соединены с соответствующими информационными входами второго регистра, вход тактовых импульсов которого объединен с первым входом второго элемента И и подключен к третьему вы (оду дешифратора, четвертый выход . которого соединен с входами начальной установки второго и третьего счетчиков, вход начальной установки второго регистра соединен с единичным выходом триггера, нулевой вход которого соединен с выходом старшего разр да третьего счетчика, единичный вход триггера объединен с входом тактовых импульсов первого регистра и подключен к выходу второго элемента И, второй вход которого подключен к выходу переноса сумматора, выходы первого регистра вл ютс соответствующими выходами блока.The first counter of the first counter is connected to the corresponding inputs of the decoder, the first of which is connected to the first input of the first element I, the output of which is connected to the counting input of the first counter, the second input of the first element And is combined with the first input of the first element AND-OR-NOT is the second input of the block, the second input of the first AND-OR-NOT element is the third input of the block, the third input of the first AND-OR-NOT element is combined with the first input of the second AND-OR-NOT element and is connected to zero a trigger input whose unit output is connected to the first input of the OR element, the fourth input of the first AND-OR-NOT element and the second input of the second AND-OR-NOT element, the third input of which is the fourth input of the block, the fourth input of the second AND-OR element -NON-connected to the output of the senior bit of the second counter, the counting input of which is connected to the output of the first AND-OR-NOT element, the outputs of the bits of the second counter are connected to the corresponding inputs of the first group of inputs of the code converter j the inputs of the second group of inputs of which Ina with the corresponding outputs of the bits of the third counter, the counting input of which is connected to the output of the second AND-OR-NOT element, the outputs of the code converter are connected to the corresponding information inputs, the first register and the address inputs of the memory element, the write-read input of which is connected to the output the OR element, the second input of which is connected to the second output of the decoder, the information inputs (the memory element is connected to the corresponding outputs of the bits of the second register, the memory element outputs are connected to The corresponding inputs of the first group of inputs of the adder, the inputs of the second group of inputs of which, besides the first input, are combined and connected to the bus of a zero logical signal, and the main input of the second group of vhrdOv adders are connected to the bus of a single logical signal, the information outputs of the adder The input of the clock pulses of which is combined with the first input of the second element AND and is connected to the third you (decoder ode, the fourth output. which is connected to the inputs of the initial installation of the second and third counters, the input of the initial installation of the second register is connected to the single output of the trigger, the zero input of which is connected to the senior output of the third counter, the single input of the trigger is combined with the input of the clock pulses of the first register and connected to the output of the second element And, the second input of which is connected to the transfer output of the adder, the outputs of the first register are the corresponding outputs of the block.

3. Коррел тор ПОП.1, о т л и чающийс тем, что блок управлени содержит первый и второй счетчики, первый и второй сумматоры , первый, второй и третий инверторы , первый, второй, третий, четвертый и п тый элементы И, элемент И-НЕ, элемент ИЛИ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, а также первую 14 вторую группы элементов ИСКЛЮЧАКМЦЕЕ ИЛИ, причем управл ющие входы первого, второго, третьего и четвертого элементов И объединены и подключены к первому входу блока, первый вход первого элемента ИСКШЧ/УОЩЕЕ ИЛИ объединены с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вл етс вторым входом блока, вторые входы первого и второго элементов ИСКЛШАЮЩЕЕ ИЛИ вл ютс соответственно третьим и четвертым .входами блокаi выходы первого и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с информационными входами первого и четвертого элементов И и входами первого, и второго инверторов соответственно, выходы которых соединены соответственно с информационными входами второго и третьего элементов И, выходы которых соединены соответственно с входами суммировани первого и второго счетчиков , входы начальной установки которых объединены и вл ютс п тым входом блока, выходы разр дов первого, и второго счетчиков, кроме старшего разр да , соединены соответственно с соответствующими первыми входами элементов ИСКЛЮЧАЩЕЕ ИЛИ первой и второй групр, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй групп объединены в каждой из групп, а также объединены соответственно с входами пере3. The correlator POP.1, which is based on the fact that the control unit contains the first and second counters, the first and second adders, the first, second and third inverters, the first, second, third, fourth and fifth elements AND, the element AND-NOT, an OR element, the first and second elements EXCLUSIVE OR, and also the first 14 second group of elements EXCLUSIVE OR, and the control inputs of the first, second, third and fourth elements AND are combined and connected to the first input of the unit, the first input of the first element of the HISI / SAVE OR merged with the first input of the second electric The mentor is EXCLUSIVE OR and is the second input of the block, the second inputs of the first and second elements EXCLUSIVE OR are respectively the third and fourth inputs of the block and the outputs of the first and second elements EXCLUSIVE OR are connected respectively to the information inputs of the first and fourth elements AND and the inputs of the first and second inverters, respectively, the outputs of which are connected respectively to the information inputs of the second and third elements And, the outputs of which are connected respectively to the inputs of the summation of the first and The second counters, the inputs of the initial installation of which are combined and are the fifth input of the block, the outputs of the bits of the first and second counters, except the high bit, are connected respectively to the corresponding first inputs of the EXCLUSIVE OR elements of the first and second group, the second inputs of the EXCLUSIVE OR elements of the first and the second groups are combined in each of the groups, and also combined respectively with the inputs of the

носа первого и второго сумматоров м подключены соответственно к выходам старшего разр да первого и второго . счетчиков, входы первой и второй групп информационных входов первого сумматор подключены соответственно к соответствующим: выходам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй групп, информационные выходы первого сумматора соединены с соответствующими информа ционными входами первой группы входов второго сумматора, информационные входы второй группы входов которого соединены с шиной управл ющего кода , информационные выходы второго сумт матора соединены с соответствующимиThe nose of the first and second adders m are connected respectively to the outputs of the higher bit of the first and second. counters, inputs of the first and second groups of information inputs of the first adder are connected respectively to the corresponding: outputs of the EXCLUSIVE OR elements of the first and second groups, information outputs of the first adder are connected to corresponding information inputs of the first group of inputs of the second adder, information inputs of the second group of inputs of which are connected to the bus control code, information outputs of the second sum of the mator are connected to the corresponding

входами элемента И-НЕ, выход которого соединен с информационным входом п того элемента И, управл ющий вход которого соединён с выходом третьего инвертора, вход которого объединен с выходом элемента ИЛИ и вл етс первы выходом блока, первый и второй входы элемента ИЛИ соединены соответственно с выходами переноса первого и второго сумматоров, выход п того .элемента И вл етс вторым выходом блока, выходы первого и четвертого элементов И объединены соответственно с входами вычитани первого и второго счетчиков и вл ютс соответственно третьим и четвёртым выходами блока управлени inputs of the NAND element whose output is connected to the information input of the fifth AND element, the control input of which is connected to the output of the third inverter, whose input is combined with the output of the OR element and is the first output of the block, the first and second inputs of the OR element are connected respectively to the transfer outputs of the first and second adders, the output of the fifth element And is the second output of the block, the outputs of the first and fourth elements And are combined respectively with the subtraction inputs of the first and second counters and are respectively third and fourth outputs of the control unit

Изобретение предназначено дл формировани оценок положени моды функции распределени плотности веро тности обобщенного коэффициента взаимной знаковой коррел ции и может использо ватьс в системах измерени и контро , а также в составе специализированных вычислительных систем дл обработки сигналов в реальном масштабе времени.10The invention is intended for estimating the position of a mode of a probability density distribution function of a generalized coefficient of mutual sign correlation and can be used in measurement and control systems, as well as in specialized computer systems for real-time signal processing.

Известен знаковый коррел тор, со- , держащий входной блок, выход которого через формирователь соединен с входами блока задержки и инвертора, выхоы которого соединены с входами эле-, j мента совпадени , выход которого соеДинен через блок усреднени с входом индикатора 1 .The well-known sign correlator contains the input block whose output through the driver is connected to the inputs of the delay unit and the inverter whose outputs are connected to the inputs of the coincidence j, the output of which is connected through the averaging unit to the input of the indicator 1.

Недостатками такого знакового коррел тора вл ютс низка точность 2о и ограниченные функциональные возможности .The disadvantages of such a sign correlator are low accuracy of 2 ° and limited functionality.

Известен также коррел тор, содержащий генератор тактовых импульсов,; формирователь импульсов, блок форми 25 ровани задержанного сигнала, первый и второй усилители-ограничители, переключатель, делитель частоты и per версивный счетчик, входы суммировани и вычитани которого соединены с ,Q выходами соответственно первого и вто рого элементов совпадени , а входы первого и второго усилителёй-ограничителей соединены соответственно с , , первым и вторым входами коррел тора z. 35Also known is a correlator containing a clock pulse generator; pulse generator, delayed signal shaping unit, the first and second limiting amplifiers, a switch, a frequency divider and a perverse counter, the summation and subtraction inputs of which are connected to the Q outputs of the first and second matching elements, respectively, and the inputs of the first and second amplifiers -limiters are connected to, respectively, the first and second inputs of the correlator z. 35

Недостатком известного коррел тора вл етс относительно низка точность измерени . Действительно, при измерении коэффициентов знаковой коррел ции случайных сигналов,со значительной аддитивной шумовой составл ющей коррел тор формирует оценки этих коэффициентов со значительной методической погрешностьюГЗ.A disadvantage of the known correlator is the relatively low measurement accuracy. Indeed, when measuring the coefficients of the sign correlation of random signals, with a significant additive noise component, the correlator generates estimates of these coefficients with a significant methodological error GZ.

Цель изобретени - повышение точности определени оценок крэффициентов знаковой коррел ции.The purpose of the invention is to improve the accuracy of determining estimates of the coefficients of sign correlation.

Поставленна цель достигаетс тем, что в знаковый коррел тор, содержащий первый и второй усилители-ограничители , входы которых соответст-венно вл ютс Первым и вторым входами коррел тора, переключатель, генератор тактовых импульсов, блок задержки , делитель частоты и реверсивный счетчик, входы суммировани и вычитани которого срединены соответственно с выходами первого и второго элементов И, введены блок управлени , блок измерени оценок коэффициентов коррел ции , формирователь пил от-си гнал а, формирователь импульсов, элемент задержки и регистратор, причек выходы разр дов реверсивного счетчика соединены с управл ющими входами делител частоты, информационный входкоторого объединен с первым входом блока измерени оценок коэффициентов коррел ции и подключен к выходу генератора тактовых импульсов, вых ,оц делител частоты соединен с пер вым входом блока управлени , второй и третий входы которого объединены соответственно с первым и вторым входами переключапел и подключены соответственно к выходам первого и второго усилителей-ограничителей, выход Btoporo усилител -ограничител соединен с входом блока задержки , выход которого соединен с четве тым входом блока управлени , п тый вход которого объединен с первыми входами первого и второго элементов И, вторым входом блока измерени оц нок коэффициентов коррел ции, входо элемента задержки и подключен к вых ду формировател импульсов, первый и второй выходы блока управлени соответственно соединены с вторыми входами первого и второго элементов И, а третий и четвертый выходы блока управлени соответственно соединены с третьим и четвертым входами блока измерени оценок коэффициентов коррел ции, выходна шина которого соединена с информационны входом регистратора, управл ющий вход которого соединен с выходом эл мента задержки, вход формировател импульсов соединен с выходом переключател , третий вход которого с единен с выходом формировател пилот-сигнала , вход которого вл етс третьим входом коррел тора; Крйме того, блок измерени оценок коэффициентов коррел ции содержит первый, второй и третий счет ки , дешифратор, преобразователь.кодов , первый и второй регистры, элемент пам ти, первый и второй элементы И, первый и второй элементы И-ИЛИ-НЕ, триггер и элемент ИЛИ, причем вход начальной установки пер вого счетчика вл етс первым входо блока , выходы разр дов первого счетчика соединены с соответствующи ми входами дешифратора, первый выхо которого соединен с первым входом п вого элемента И,выход которого соединен со счетным входом первого счетчика, второй выход первого элемента И объединен с первым входом первого элемента И-ИЛИ-НЕ и вл етс вторым входом блока, второй первого элемента И-ИЛ вл етс третьим входом блока, третий вход первого элемента И-ИЛИ-НЕ объединен с первым входом второго элемента И-ИЛИ-НЕ и подключен к нулевому выходу триггеpa , единичный выход которого соединен с первым входом элемента ИЛИ, четвертым входом первого элемента И-ИЛИ-НЕ и вторым входом второго элемента И-ИЛИ-НЕ, третий вход кото- , рого вл етс четвертым входом блока, четвертый выход второго элемента И-ИЛИ-НЕ соединен с выходом старшего разр да второго счетчика, счетный вход которого соединен с выходом первого элемента И-ИЛИ-НЕ, выходы разр дов второго счетчика соединены с соответствующими входами I первой группы входов преобразовател ,кодов, входы второй группы входов которого соединены с соответствующими выходами разр дов третьего счетчика , счетный вход которого соединен с выходом второго элемента И-ИЛИ-НЕ, выходы преобразовател кодов соединены с соответствующими информационными входами первого регистра и адресными входами элемента пам ти, вход записи-считыйани которого соединен с выходом элемента ИЛИ, второй вход которого подключен к второму выходу дешифратора,, информационные входы элемента пам ти соединены с соответствующими выходами разр дов второго регистра , выходы элемента пам ти соединены с соответствующими входами первой группы входов сумматора, входы второй группы входов которого, кроме первого входа, объединены и соединены с шиной нулевого логического сигна ла, а первый вход второй группы входов сумматора соединен с шиной единичного логического сигнала, информационные выходы сумматора соединены с соответствующими информационными входами второго регистра, вход тактовых импульсов которого объединен с первым входом второго элемента И и подключен к третьелчу выходу дешифратора, четвертый выход 1 оторого соединен с входами-начальной установки второго и третьего счетчиков, вход начальной установки второго регистра соедине1Н с единичным -выходом триггера, нулевой вход которого соединен с выходом старшего разр да третьего счетчика, единичный вход триггера объединен с входом тактовых импульсов первого регистра и подключен к выходу второго элемента И, второй вход которого подключен к выходу переноса сумматора, выходы первого регистра вл ютс соответствующими выходами блока. При этом блок управлени содержит первый и второй счетчики, первый и второй сумматоры, первый, второй и третий инверторы, первый, второй , третий, четвертый и п тый элементы И, элемент И-НЕ, элемент ИЛИ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, а также первую и вторую гру пы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем управл ющие входы первого, второго, третьего и четвертого элементов И , объединены, и подключены к первому входу блока, первый вход первого эл мента ИСКЛЮЧАЮЩЕЕ ИЛИ объединен с первым входом второго элемента ИСКЛЮ ЧАЮЩЕЕ ИЛИ и Явл етс вторым входом блока, вторые входы первого и второ ,го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ вл ютс соответственно третьим и четверты входами блока, выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соеди ны соответственно с информационными входами первого и четвертого элементов И и входами первого и второго инверторов соответственно, выходы которых соединены соответственно с информационными входами второго и третьего элементов И, выходы которых соединены соответственно с входами суммировани первого и второго счетчиков, входы начальной уста новки которых объединены и вл ютс п тым входом блока, выходы разр дов первого и второго счетчиков, кроме старшего разр да, соединены со ответствен но. с соответствующими nepвыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первый и второй групп, вторые вх ды элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первый и второй групп объединены в каждой из групп, а также объединены соответственно с входами переноса .первого и второго сумматоров и подключены соответственно к выходам старшего разр да первого и второго счетчиков , входы первой и второй групп информационных входов первого сумматора подключен соответственно к соо ветствующим выходам элементов ИСКЛ)Ч/МОЩЕЕ ИЛИ первой и втброй групп, информационные выходы первого сумматора соединены с соответствующими ин формационными входами первой группы входов второго сумматора, информационные входы второй группы входов которого соединены с шиной управл ю/ щего кода, информационные выходы . второго сумматора соединены с соответствующими входами элемента И-НЕ, выход которого соединен с информационным входом п того элемента И, управл ющий вход которого соединен с выходом третьего инвертора, вход которого объединен с выходом элемента ИЛИ и вл етс первым вуходом блока, первый и второй входы элемента, ИЛИ соединены соответствен/ но с выходами переноса первого и второго сумматоров, выход п того элемента И вл етс вторым выходом блока, выходы первого и четвертого элементов И объединены соответственно с входами вычитани первого и второго сумматоров и вл етс соответственно третьим и четвертым выходами блока управлени . На фиг. 1 представлена структурна схема предлагаемого коррел тора; на фиг, 2 - структурна схема блока измерени ; на фиг. 3 - струк-. турна схема блока управлени , на .фиг. - структурна схема формировател пилот - сигналаJ на фиг. 5 структурна схема блока задержки. Коррел тор содержит (фиг. 1 ) генератор 1 тактовых импульсов, формирователь 2 импульсов, блок 3 задержки , первый k и второй 5 усилители-ограничители , переключатель 6, делитель 7 частоты и реверсивный счетчик 8. входы суммировани и вычитани которого соединены с выходами соответственно первого 9 и второго 10 элементов И, а входы первого и второго 5 усилителей-ограничителей соответственно с первым 11 и вторым 12 входами коррел тора. Коррел тор также содержит блок 13 управлени , 14 измерени оценок коэффициентов коррел ции, формирователь 15 пилотсигнала и элемент 1б задержки, выход и ВХОД которого соединены соответтвенно с управл ющим входом регистратора 1 и выходом формировател 2 импульсов, который соединен с первым входом 18 блока 1 измерени , выходна шина 19 которого соединена с информационным входомрегистратора 17. Второй вход 20 блока 1 измерени оценок коэффициентов коррел ции соединен с выходом генератора 1 тактовых импульсов и входом делител 7 частоты , выход которого соединен с первым входом 21 блока 13 управлени ,- второй 22, третий 23 и четвертый 2k входы которого соединены с выходами соответственно первого 4 и второго 5 усилителей-ограничителей и блока 3 за-: держки, ВХОД которого соединен с выхо дом второго усилител -ограничител 5 и первым неподвижным контактом/переключател 6, второй и третий неподвижные контакты которого соединены с выходами соответственно первого усилител -ограничител 4 и формиро . вател 15 пилот-сигнала, вход которого соединен с третьим входом 25 коррел тора. Подвижный контакт переключател 6 соединен с входом формировател 2 импульсов, выход которого соединен с п тым входом 26 блока 13 управлени , первый 27 и второй 28 выходы которого соединены с первыми, входами соответственно первого 9 и второго 10 элементов И, вторые входы которых соединены с выходом формировател 2 импульсов, выходы ревереивно го счетчика 8 соединены с управл ющими входами делител 7 частоты, а третий 29 и четвертой 30 выходы блока 13 управлени соединены соответственно с третьим 31 и четвертымThe goal is achieved by the fact that the sign correlator contains the first and second limiting amplifiers, whose inputs are respectively the first and second inputs of the correlator, a switch, a clock generator, a delay unit, a frequency divider and a reversible counter, the summation inputs and the subtraction of which is centered, respectively, with the outputs of the first and second elements AND, a control unit is introduced, a measurement unit for estimating correlation coefficients, a driver for sawing-off, a pulse driver, an element for holders and recorders, the outputs of the bits of the reversible counter are connected to the control inputs of a frequency divider, information input of which is combined with the first input of the measurement correlation coefficient estimate measurement unit and connected to the output of the clock generator, output, the frequency divider is connected to the first input of the control unit the second and third inputs of which are combined respectively with the first and second inputs of the switches and connected respectively to the outputs of the first and second amplifiers-limiters, the output of the Btoporo amp The limiting body is connected to the input of the delay unit, the output of which is connected to the fourth input of the control unit, the fifth input of which is combined with the first inputs of the first and second And elements, the second input of the measuring unit, the value of the correlation coefficients, the input of the delay element and connected to the output the driver of the pulse former, the first and second outputs of the control unit, respectively, are connected to the second inputs of the first and second elements, and the third and fourth outputs of the control unit, respectively, are connected to the third and fourth inputs. Correlation coefficient estimates measurement measurement unit, the output bus of which is connected to the information input of the recorder, the control input of which is connected to the output of the delay element, the input of the pulse generator is connected to the output of the switch, the third input of which is connected to the output of the pilot signal generator, the input of which is by the third input of the correlator; In addition, the measurement unit for estimating correlation coefficients contains the first, second, and third counts of ki, the decoder, transducer. Codes, the first and second registers, the memory element, the first and second elements AND, the first and second elements AND-OR-NOT, and the trigger and the OR element, the input of the initial installation of the first counter being the first input of the block, the outputs of the bits of the first counter connected to the corresponding inputs of the decoder, the first output of which is connected to the first input of the fifth element AND whose output is connected to the counting input of the first the counter, the second output of the first element AND is combined with the first input of the first AND-OR-NOT element and is the second input of the block, the second first AND-IL element is the third input of the block, the third input of the first AND-OR-NOT element is combined with the first input The second element is AND-OR-NOT and is connected to the zero output of the trigger, the unit output of which is connected to the first input of the element OR, the fourth input of the first element AND-OR-NOT and the second input of the second element AND-OR-NOT, the third input of which is the fourth input of the block, the fourth exit is the second The element AND-OR-NOT is connected to the output of the higher bit of the second counter, the counting input of which is connected to the output of the first element AND-OR-NOT; the outputs of the bits of the second counter are connected to the corresponding inputs I of the first group of inputs of the converter, the codes, the inputs of the second group the inputs of which are connected to the corresponding outputs of the bits of the third counter, the counting input of which is connected to the output of the second AND-OR-NOT element, the outputs of the code converter are connected to the corresponding information inputs of the first register and the address by the inputs of the memory element whose recording input is connected to the output of the OR element, the second input of which is connected to the second output of the decoder, the information inputs of the memory element are connected to the corresponding outputs of the second register bits, the outputs of the memory element are connected to the corresponding inputs of the first groups of inputs of the adder, the inputs of the second group of inputs of which, except for the first input, are combined and connected to the bus of the zero logic signal, and the first input of the second group of inputs of the adder is connected to the bus unit of a logical signal, the information outputs of the adder are connected to the corresponding information inputs of the second register, the input of clock pulses of which is combined with the first input of the second element AND and connected to the tertiary output of the decoder, the fourth output 1 is connected to the inputs of the initial installation of the second and third counters, the initial input the second register is connected to the unit with a single output trigger, the zero input of which is connected to the output of the higher bit of the third counter, the single input trigger bedinen with the input clock and the first register is connected to the output of the second AND gate, the second input of which is connected to the output of the adder transfer, the outputs of the first register are respective block outputs. In this case, the control unit contains the first and second counters, the first and second adders, the first, second and third inverters, the first, second, third, fourth and fifth elements AND, the AND-NOT element, the OR element, the first and second elements EXCLUSIVE OR, as well as the first and second groups of elements EXCLUSIVE OR, and the control inputs of the first, second, third and fourth elements AND, are combined and connected to the first input of the unit, the first input of the first element EXCLUSIVE OR is combined with the first input of the second element EXCLUSIVE ORTING and appears in The second input of the unit, the second inputs of the first and second elements EXCLUSIVE OR are respectively the third and fourth inputs of the block, the outputs of the first and second elements EXCLUSIVE OR are connected respectively to the information inputs of the first and fourth elements AND and the inputs of the first and second inverters respectively, the outputs which are connected respectively with the information inputs of the second and third elements And, the outputs of which are connected respectively with the inputs of the summation of the first and second counters, the inputs of the initial device The packages of which are combined and are the fifth input of the block, the outputs of the bits of the first and second counters, except for the higher bit, are connected in a responsible way. with the respective nep inputs of the EXCLUSIVE OR elements of the first and second groups, the second inputs of the EXCLUSIVE OR elements of the first and second groups are combined in each group, and also combined respectively with the transfer inputs of the first and second adders and connected respectively to the high-end outputs of the first and the second counters, the inputs of the first and second groups of information inputs of the first adder are connected respectively to the corresponding outputs of the elements EX) W / POWER OR the first and second groups, the information outputs of the first This adder is connected to the corresponding information inputs of the first group of inputs of the second adder, the information inputs of the second group of inputs of which are connected to the control / code bus, information outputs. The second adder is connected to the corresponding inputs of the NAND element, the output of which is connected to the information input of the fifth AND element, the control input of which is connected to the output of the third inverter, the input of which is combined with the output of the OR element and is the first input of the block, the first and second inputs element, OR are connected respectively to the outputs of the transfer of the first and second adders, the output of the fifth element AND is the second output of the block, the outputs of the first and fourth elements AND are combined respectively with the subtraction inputs ne first- and second-adders and is respectively third and fourth outputs of the control unit. FIG. 1 shows the structural scheme of the proposed correlator; Fig. 2 is a block diagram of a measurement unit; in fig. 3 - structure-. Turning control unit diagram, on. - The pilot driver circuit diagram of FIG. 5 is a block diagram of a delay unit. The correlator contains (Fig. 1) a clock pulse generator 1, a pulse driver 2, a delay unit 3, a first k and a second 5 limiter amplifiers, a switch 6, a frequency divider 7 and a reversible counter 8. the summation and subtraction inputs are connected to the outputs, respectively the first 9 and second 10 elements are And, and the inputs of the first and second 5 limiting amplifiers, respectively, with the first 11 and second 12 inputs of the correlator. The correlator also contains a control unit 13, 14 measurements of correlation coefficient estimates, a pilot signal generator 15 and a delay element 1b, the output and the INPUT of which are connected respectively to the control input of the recorder 1 and the output of the pulse generator 2, which is connected to the first input 18 of the measuring unit 1 The output bus 19 of which is connected to the information input of the recorder 17. The second input 20 of the block 1 for measuring the correlation coefficient estimates is connected to the output of the clock pulse generator 1 and the input of the frequency divider 7, the output It is costly connected to the first input 21 of the control unit 13, the second 22, the third 23 and the fourth 2k inputs of which are connected to the outputs of the first 4 and second 5 limiting amplifiers and the 3 securing device, respectively, the input of which is connected to the output of the second amplifier limiter 5 and the first fixed contact / switch 6, the second and third fixed contacts of which are connected to the outputs, respectively, of the first amplifier limiter 4 and form. pilot pilot terminal 15, the input of which is connected to the third input of the correlator 25. The movable contact of the switch 6 is connected to the input of the pulse former, the output of which is connected to the fifth input 26 of the control unit 13, the first 27 and second 28 outputs of which are connected to the first, respectively the first 9 and second 10 inputs And, the second inputs of which are connected to the output the driver 2 pulses, the outputs of the counting counter 8 are connected to the control inputs of the frequency divider 7, and the third 29 and fourth 30 outputs of the control unit 13 are connected to the third 31 and fourth, respectively

32 входами блока Tt измерени оценок коэффициентов коррел ции,The 32 inputs of the Tt block measure correlation coefficient estimates,

Блок1 измерени оценок коэффициIентов коррел ции (фиг. 2) содержит первый 33, второй З и третий 35 счетчики, дешифратор 36, преобразователь 37 кодов, первый 38 и второйThe block1 for measuring the correlation coefficient coefficients (Fig. 2) contains the first 33, second 3 and third 35 counters, decoder 36, code converter 37, first 38 and second

39 регистры, сумматор 40, элемент 41 пам ти, первый 42 и второй 43 элементы И, элемент ИЛИ 44 и триггер 45, единичный выход которого соединен с входом начальной установки первого регистра 38, первым входом элемента ИЛИ 44, а также первыми входами первого 46 и второго 47 элементов И-ИЛИ-НЕ. Первый вход 18 блока соединен с входом начальной установки первого счетчика 33, счетный вход и выходы которого соединены соответственно с выходом первого элемента И 42 и входами дешифраторами Зб, первый выход которого соединен с первым входом второго элемента И 43 и входом тактовых импульсов первого регистра 38, выходы которого соединены с информационными входами элемента 41 пам ти, выход которого соединены с соответствуюш ми входами первой группы входов сумматора 40, вход первого разр да второй группы которого соединен с шиной 48 единичного лог гического сигнала, а все остальные входы второй группы входов сумматора 40 соединены с шиной 49 нулевого логического сигнала. Выходы сум1039 registers, adder 40, memory element 41, first 42 and second 43 AND elements, OR element 44 and trigger 45, whose single output is connected to the initial setup input of the first register 38, the first input of OR element 44, and also the first inputs of the first 46 and the second 47 elements AND-OR-NOT. The first input 18 of the block is connected to the input of the initial installation of the first counter 33, the counting input and the outputs of which are connected respectively to the output of the first element 42 and the inputs of the decoder Zb, the first output of which is connected to the first input of the second element 43 and the input of clock pulses of the first register 38, the outputs of which are connected to the information inputs of the memory element 41, the output of which is connected to the corresponding inputs of the first group of inputs of the adder 40, the input of the first bit of the second group of which is connected to the bus 48 individually cal signal of the log, and all the other inputs of the second group of inputs of the adder 40 are connected to the bus 49 a logical zero signal. Outputs Sum10

выходами преобразовател 37 кодов, выход первой и второй группы входов которого соединены с соответствующими выходами второго 34 и третьего 35 счетчиков. Выход старшего разр да второго счетЧика 34 соединен с вторым входом второго элемента И-ИЛИ-НЕ 47, выход которого соединен с счетным входом третьего счетчика 35.the converter outputs 37 codes, the output of the first and second groups of inputs of which are connected to the corresponding outputs of the second 34 and third 35 counters. The high-order output of the second counter 34 is connected to the second input of the second element AND-OR-NOT 47, the output of which is connected to the counting input of the third counter 35.

Нулевой выход триггера 45 соединен с (Третьими входами первого 46 и второго 47 элементов И-ИЛИ-НЕ, четвертые входы которых соединены соответственно с третьим 31 и четвертым 32 входами блока, выход первого элемента И-ИЛИ-НЕ 46 соединен со счетным входом второго счетчика 34, вход начальной установки которого соединен с входом начальной установки третьего счетчика Зб и третьим выходом дешифратора 36, четвертый выход которого соединен с вторым входом первого элемента И 42. Zero trigger output 45 is connected to (Third inputs of the first 46 and second 47 AND-OR-NOT elements, the fourth inputs of which are connected respectively to the third 31 and fourth 32 inputs of the block, the output of the first element AND-OR-NE 46 is connected to the counting input of the second counter 34, the input of the initial installation of which is connected to the input of the initial installation of the third counter Zb and the third output of the decoder 36, the fourth output of which is connected to the second input of the first element And 42.

Блок 13 управлени , (фиг. 3) содержит первый 50 и второй 51 счетчики , первый 52 и второй 53 сумматоры , первый 54, второй 55 и третий 6 инверторы, первый 57, второй 58, третий 59. четвертый 60 и п тый 61 элементы И, элемент И-НЕ б2, элементThe control unit 13 (Fig. 3) contains the first 50 and second 51 counters, the first 52 and second 53 adders, the first 54, the second 55 and the third 6 inverters, the first 57, the second 58, the third 59. the fourth 60 and the fifth 61 elements And, element AND NOT B2, element

ИЛИ 63, первь1Й 64 и второй б5 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ,а также первую 66 и вторую 67 группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, Первый вход 21 блока соединен с первыми входами первого 57, второго 58, третьего 59 и четвертого 60 элементов И. Второй вход 22 блока 13 соединен с первыми входами первого 64 и второго 65 эле38 матора tO соединены с информационными входами первого регистра 38, а выход переноса сумматора lO соединен с вторым входом второго элемента ЦЗ, выход которого соединен с единичным входом триггера 5 и входом тактовых импульсов второго регистра 39, выходы которого соединены с соответствующими выходами выходной шины 19 блоКЗ 14 измерени , второй вход 20 которого соединен с вторым входом первого элемента И-ИЛИ-НЕ 6, а также соединен с первым входом первого элемента И 2, второй выход дешифратора Зб соединен с вторым входом элемента ИЛИ Ц, выход которого соединен с входом управлени записью считыванием элемента 1 пам ти, адресные входы которого соединены с информационными входами второго регистра 39 и 9. 1 ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены соответственно с третьим 23 и четвертым 2k входами блока. Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б соединен с . входом hepBoro инвертора 5 и вторым входом первого элемента И 57, выход которого соединен с входом вычитани перво го счетчика 50, выход суммировани к торого со/динен с выходом второго элемента И 58, второй вход которого .соединен с выходом первого инвертора Б. Выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б5 соединен с вторым входом четвертого элемента И 60 и входом вт рого инвертора 55, выход которого соединен с вторым входом третьего элемента И 59, выход которого соеди нен с входом суммировани второго счетчика 51, вход вычитани которого соединен с выходом четвертого элемен та И 60, выходы всех разр дов , кроме старшего, первого счетчика 50 соедине ны с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой (труппы 66, вторые входы которых соединены с выходом старшего разр да пе вого С1нетчика 50. Выходы всех разр дов , кроме старшего, второго счетчика 51 соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы б7, вторые вхо ды которых соединены с выходом старш го разр да второго сч1етчика 51, I который соединен с входом переноса первого сумматора 52, входы первой группы информационных входов которого соединены с выходами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ перво группы 66. Выходы элементов ИСКЛЮЧ/ШДЕЕ ИЛИ второй группы 67 соединены с соответствующими входами второй группы информационных входов первого сумматора 52, информационные выходы которого соединены с соответствующими входам ; первой группы информационных входов второго сумматора 53, вход переноса которого соединен с выходом старшего разр да второго счетчика 51, а входы второй гру пы информационных входов второго сумматора 53 соединены с шиной 68 угфавл ющего кода, выходы переноса первого 52 и второго 53 сумматоров соединены с входами элемента ИЛИ 63, выход которого соединен с первым выходом 27 блока и входом третьего инвертора 56, выход которого соединен с первым выходом п того элемен3 та И 61 , выход и второй вход которо, го соединены соответствен но с вторым выходом 28 блока и выходом эле 1ента И-НЕ 62, вхоДы которого соединены с информационными входами второго сумматора 53, а третий 29 и четвертый 30 выходы блока соединены с выхддами соответственно первого 57 и четвертого 60 элементов И. Формирователь пилот-сигнала работает следукмцим образом.3 . Блок 3 задержки (фиг. 5) содержит инвертор 69, компаратор 70, первый 71 и второй 72 резисторы и пер-. вый 73 и второй 7 конденсаторы ход блока соединен с выходом компарапр мой входы тора 70, инверсный и через соответственкоторого соединены но первый 73 и второй 7 конденсаторы с общей шиной, а через первый 71 и второй 72 резисторы - с выходом и входом инвертора 69, вход которого соединен с выходом блока. Недостатком известных измерителей коэффициента знаковой коррел ции вл етс относительно низка точность получаемой информации об исследуемых сигналах. Действительно, дл получени однозначной оценки временного положени одного сигнала по отношению к другому недостаточно вычислить коэффициент знаковой коррел ции между сигналами. Необходимо знать обобщенный коэффициент знаковой коррел ции, так как простой коэф| циент знаковой коррел ции имеет одинаковую величину как 6 случае опережени , так ив случае отставани одного сигнала по отношению к другому. Таким образом, обобщенный коэффициент коррел ции может рассматриватьс как комплексна величина, действительна часть которой представл ет собой обычный коэффициент знаковой взаимной коррел ции, а знак мнимой части характеризует отставание или опережение одного сигнала по отношению к другому. Оценка мнимой части может быть получена путем измерени коэффициента знаковой взаимной коррел ции между первым из исследуемых сигналов и вспомогательным сигналом, сформированным с помощью преобразовани Гильберта из второго исследуемого сигнала. На практике в св зи СО сложностью аппаратурной реализации преобразовани Гильберта используют формирование сигнала , задержанного на четверть периода , что может служить аппроксимацией преобразовани Гильберта (с то ностью до знака). Однако при измерении сигналов с высоким содержанием аддитивного щума получаемые оценки знакового коэффициента коррел ции указываютс заниженными, так как.в качестве нормы при этом либо используетс оценка среднеквадратичных значений сигналов (а она сильно зависит от шума) , либо нормирование вообще не производитс . Анализ соотношений между коэффициентами знаковой взаимной коррел ции показы вает, что результат оценки знаковых коэффициентов взаимной коррел ции не зависит от уровн шума, если прлучаемые оценки нормируют по сумме модулей действ ительной и мнимой частей обобщенного коэффициента знаковой взаимной коррел ции. Другой особенностью измерени обобщенных коэффици ентов коррел ции двух узкополосных случайных процессов вл етс наличие сравнительно большой дисперсии оцет нок, что вызывает необходимость; формировани некоторой статистической рценки функции распределени плотности веро тности мгновенных значений обобщенного коэффициента коррел ции. Обычно дл этой цели используетс формирование средних значений. Однако , в св зи с тем, что по существу получаемые оценки распредел ютс к распределению Мизеса, оценка по среднему возможна только при условии формировани тригонометрических функций от мгновенных значений оцет нок с последующим усреднением и обратным переходом через обратные триг нометрические функции, что весьма затрудн ет аппаратурную реализацию и снижает быстродействие .Наиболее эффективным в данном слу чае оказываетс оценка в виде моды фун«ции распределени плотности веро тности мгновенных оценок, так как в этом случае исключаютс возможные значительные методические оценки, присущие оценкам по среднему, медиане и центру размаха. Таким образом, дл получени адекватной оценки знакового коэффициента коррел ции, хара теризующего исследуемые процессы, необходимо провести нормирование по сумме модулей и поиск моды функции распределени , что и обеспечиваетс в предлагаемом устройстве. 312 Коррел тор работает следующим образом . Входные исследуемые сигнала X(t) и y(t) подаютс на входы 11 и 12 . устройства, откуда они поступают на усилители-ограничит ели i и 5, которые обеспечивают выделение знаковой функции входных сигналов, причем положительному значению входного сигнала на выходе соответствующего усилител ограничител соответствует единичный логический сигнал, а отрицательному или нулевому значению входного сигнала соответствует нулевой логический сигнал на выходе соответствую щего усилител -ограничител . Таким образом, выходные сигналы усилителейограничителей i и 5 могут быть представлены как X sign X(t) и У sign Y(t). Сформированный сигнал У подаетс на вход блока 3 задержки, который на своем выходе обеспечивает формирование сигнала, сдвинутого по фазе на 90 , т.е. по существу сопр женного логического сигнала. Сопр женный логический сигнал У , так же как и сигналы У и X.подаетс навходы блока 13 управлени . Кроме этого, на первый вход блока 13 управлени подаетс тактовый сигнал, а на п тый вход этого блок поступает сигнал готовности , который обеспечивает начало нового цикла работы. Этот сигнал готовности формируетс б виде импульса относительно малой длительности формирователем 2 импульсов, на вход которого подаетс либо специальный пилот-сигналj поступающий с входа 25 через формирователь 15 пи л от-си гнал а-, либо один из аанализируемых сигналов X или У, причем выбор требуемого сИгнала может быть обеспечен с помощью переключател 6. При выборе сигнала следует руководствоватьс сообраГени ми наименьшей зашумленности сигнала, используемого дл формировани импульса готовности. Если , например, один из исследуемых сигналов представл ет собой чистый гармонический сигнал, а второй - аддитивную смесь узкополосного случайного сигнала и случайного шума, в качестве сигнала, используемого дл формировани импульса готовности, может быть использован первый из указанных исследуемых сигналов. Если оба входных сигнала X{t) и y(t) вл ютс узкополосными случайными сигналами с значительной примесью аддитивного случайного широкополосного шума, в качестве такого опорного сигнала может использоватьс специальный пилот-сигнал , подаваемый на вход 25. При этом, так как этот сигнал используетс дл формировани информации о среднем периоде исследуемого сигнала, пилот-сигнал в общей случае может бь1ть не коррелирован с исследуе-ю мыми сигналами, а его период может быть кратен целому числу среднего значени полупериодов сравниваемых сигналов . Формирователь 15 пилот-сигнала при этом может выполн ть функции как собственно формировател импульсов , так при необходимости и фильтра или буферного усилител . Один из вариантов структурной схемы такого фор мировател (фиг. k) обеспечивает, например, выделение импульсного пилот-сигнала из смеси сигнал-шум при уровне шумов, достигающем 701 от уррвн полезногосигнала. Импульс готовности при поступлении на все узлы обеспечивает начало нового цикла работь. Импульсы от генератора 1 тактовых импульсов проход т на делитель 7 частоты, на выходе которого формируютс импульсы тактовой частоты, частота которых зависит как от периода исследуемых сигналов (периода пилот-сигнала ), так и соотношени сигнал/шум исследуемых сигналов. Частота этих импульсов определ етс кодом поступающим на управл ющие входы делител 7 частоты с выходов реверсивного счетчика 8, работа которого определ етс импульсами, поступающими от элементов И 9 и 10. Причем код, с одержащийс в реверсивном счет чике 8, может изменитьс при поступлении импульса готовности с выхода фо мировател 2 импульсов, если на одном из выходов 27 или 28 блока 13 уп . равлени в данный момент присутствуе единичный логический сигнал. Таким о , разом, блок 13 управлени обеспечива ет формирование управл ющих сигналов на выходах 27 и 28 -таким образом, чт OR 63, first 64 and second b5 elements EXCLUSIVE OR, and also the first 66 and second 67 groups of elements EXCLUSIVE OR, the first input 21 of the block is connected to the first inputs of the first 57, second 58, third 59 and fourth 60 elements I. second input 22 of the block 13 is connected to the first inputs of the first 64 and second 65 electrolyte tO connected to the information inputs of the first register 38, and the transfer output of the adder lO is connected to the second input of the second element CH, the output of which is connected to the single input of the trigger 5 and the input clock of the second register 39, exits which is connected to the corresponding outputs of the output bus 19 of the measuring lock 14, the second input 20 of which is connected to the second input of the first AND-OR-HE 6 element, and is also connected to the first input of the first And 2 element, the second output of the decoder PI is connected to the second input of the OR element D, the output of which is connected to the write control input by reading the memory element 1, the address inputs of which are connected to the information inputs of the second register 39 and 9. 1 cops EXCLUSIVE OR, the second inputs of which are connected respectively to the third 23 and four 2k block inputs. The output of the first element EXCLUSIVE OR b connected to. the input hepBoro of the inverter 5 and the second input of the first element 57, the output of which is connected to the subtraction input of the first counter 50, the summation output to the second co / din with the output of the second element 58, the second input of which is connected to the output of the first inverter B. The output of the second the EXCLUSIVE OR b5 element is connected to the second input of the fourth element AND 60 and the input of the second inverter 55, the output of which is connected to the second input of the third element AND 59, the output of which is connected to the summing input of the second counter 51, the input of which subtracting is connected to the output The fourth element of element 60 and 60, the outputs of all bits, except the older one, the first counter 50 are connected to the first inputs of the corresponding elements EXCLUSIVE OR the first (groups 66, the second inputs of which are connected to the output of the first bit of the first C1netchik 50. Outputs of all bits , besides the older, second counter 51, are connected to the first inputs of the corresponding EXCLUSIVE OR elements of the second group b7, the second inputs of which are connected to the high-order output of the second counter 51, I which is connected to the transfer input of the first adder 52, inputs n rvoy group of information inputs of which are connected to the outputs of the respective elements of the exclusive OR 66. The outputs of the first group of elements BYPASS / OR SHDEE second group 67 are connected to respective inputs of the second group of information inputs of the first adder 52, whose data outputs are connected to respective inputs; The first group of information inputs of the second adder 53, the transfer input of which is connected to the high-level output of the second counter 51, and the inputs of the second group of information inputs of the second adder 53 are connected to the bus 68 of the typing code, the transfer outputs of the first 52 and second 53 adders are connected to the inputs element OR 63, the output of which is connected to the first output 27 of the unit and the input of the third inverter 56, the output of which is connected to the first output of the fifth element AND 61, the output and the second input of which are connected respectively to the second output 2 The 8 block and the output of the 1EN I-NE 62, inputs of which are connected to the information inputs of the second adder 53, and the third 29 and fourth 30 outputs of the block are connected to the outputs of the first 57 and fourth 60, respectively, I. The pilot-shaper of the pilot signal works in the following way.3 . The delay unit 3 (FIG. 5) contains an inverter 69, a comparator 70, the first 71 and second 72 resistors, and the first. The outgoing 73 and second 7 capacitors run the unit connected to the output of the scratch inputs of the torus 70, inverse and through which the first 73 and second 7 capacitors are connected to the common bus, and through the first 71 and second 72 resistors to the output and input of the inverter 69, input which is connected to the output of the unit. A disadvantage of the known measures of the sign correlation coefficient is the relatively low accuracy of the obtained information about the studied signals. Indeed, to obtain an unambiguous estimate of the temporal position of one signal relative to another, it is not enough to calculate the sign correlation coefficient between the signals. It is necessary to know the generalized coefficient correlation coefficient, since the simple coefficient | The value of sign correlation has the same magnitude both in the case of the lead and in the case of the lag of one signal with respect to the other. Thus, the generalized correlation coefficient can be considered as a complex value, the real part of which is the usual sign correlation coefficient, and the sign of the imaginary part characterizes the lag or advance of one signal relative to another. An estimate of the imaginary part can be obtained by measuring the sign correlation coefficient between the first of the studied signals and the auxiliary signal, which is formed using the Hilbert transform from the second investigated signal. In practice, because of the complexity of the hardware implementation of the Hilbert transform, signal generation delayed by a quarter of a period is used, which can serve as an approximation of the Hilbert transform (to the sign). However, when measuring signals with a high content of additive noise, the obtained estimates of the sign correlation coefficient are indicated too low, since either the estimate of the root-mean-square values of the signals is used as a norm (or it depends strongly on noise), or the rationing is not performed at all. An analysis of the relations between the coefficients of the sign mutual correlation shows that the result of estimating the sign coefficients of the mutual correlation does not depend on the noise level if the estimates are normalized by the sum of the modules of the real and imaginary parts of the generalized coefficient of the sign correlation. Another feature of the measurement of the generalized correlation coefficients of two narrowband random processes is the presence of a relatively large dispersion of octane, which makes it necessary; forming a certain statistical estimate of the probability density distribution function of the instantaneous values of the generalized correlation coefficient. Typically, averaging is used for this purpose. However, since essentially the resulting estimates are distributed to the von Mises distribution, estimation by average is possible only if trigonometric functions are formed from instantaneous values of the samples, followed by averaging and backward transition through inverse trimetric functions, which makes it very difficult hardware implementation and reduces speed. The most effective in this case is the estimation in the form of a mode of func tioning the probability density distribution of instantaneous estimates, since in this case the chayuts likely significant methodological assessment inherent in estimates of mean, median and scope of the center. Thus, in order to obtain an adequate estimate of the sign correlation coefficient characterizing the studied processes, it is necessary to carry out rationing by the sum of the modules and searching for the mode of the distribution function, which is ensured in the proposed device. 312 The correlator works as follows. The input test signals X (t) and y (t) are fed to inputs 11 and 12. the devices from which they arrive at the amplifiers will limit i and 5, which ensure the selection of the sign function of the input signals, and the positive signal of the input signal at the output of the corresponding amplifier of the limiter corresponds to a single logical signal, and the negative or zero value of the input signal corresponds to a zero logical signal at the output corresponding amplifier limiter. Thus, the output signals of the amplifier limiters i and 5 can be represented as X sign X (t) and Y sign Y (t). The generated signal U is fed to the input of block 3 of the delay, which at its output provides the formation of a signal that is shifted in phase by 90, i.e. essentially a conjugate logical signal. The combined logical signal Y, as well as the signals Y and X. is supplied to the inputs of control unit 13. In addition, a clock signal is supplied to the first input of control unit 13, and a readiness signal arrives at the fifth input of this block, which provides the start of a new work cycle. This readiness signal is generated in a pulse form of relatively short duration by a pulse generator 2, to the input of which either a special pilot signal is received from input 25 through the driver 15 PI from the signal a or one of the analyzed signals X or Y, and the choice The required signal can be provided with the help of switch 6. When choosing a signal, one should be guided by considerations of the least noise of the signal used to generate a ready pulse. If, for example, one of the signals under study is a pure harmonic signal, and the second is an additive mixture of a narrowband random signal and random noise, the first of the specified test signals can be used as the signal used to generate the ready pulse. If both input signals X (t) and y (t) are narrowband random signals with significant admixture of additive random wideband noise, a special pilot signal applied to input 25 can be used as such a reference signal. In this case, is used to generate information about the average period of the signal under study, the pilot signal in the general case may not be correlated with the studied signals, and its period may be a multiple of an integer number of the average half-period of the compared signals cash. In this case, the pilot driver 15 may perform the functions of both the pulse driver itself and, if necessary, the filter or the buffer amplifier. One of the variants of the structural scheme of such a former (Fig. K) provides, for example, the selection of a pulsed pilot signal from a signal-to-noise mixture at a noise level reaching 701 from the level of the useful signal. The readiness impulse when entering all nodes ensures the start of a new work cycle. The pulses from the clock pulse generator 1 are passed to a frequency divider 7, at the output of which clock pulses are generated, the frequency of which depends on both the period of the signals under study (the pilot signal period) and the signal-to-noise ratio of the signals under study. The frequency of these pulses is determined by the code arriving at the control inputs of the splitter 7 frequency from the outputs of the reversible counter 8, whose operation is determined by the pulses coming from elements 9 and 10. Moreover, the code contained in the reversible counter 8 can change upon receipt of a pulse readiness from the output of the generator 2 pulses, if at one of the outputs 27 or 28 of the block 13 packs. A single logic signal is currently present. Thus, at one time, the control unit 13 ensures the formation of control signals at the outputs 27 and 28 in such a way that

если формируемые коэффициенты коррел ции не удовлетвор ют заданной норме , в качестве которой используетс сумма модулей знаковых коэффициентов коррел ции, на соответствующем выходе по вл етс единичный логический сигнал, вызывающий соответствующее изменение частоты такто10if the generated correlation coefficients do not satisfy the specified rate, which is used as the sum of the modules of the sign correlation coefficients, a single logical signal will appear at the corresponding output, causing a corresponding change in the frequency of the clock

ности веро тности обобщённого коэффициента коррел ции. Получаема оценка с выхода 19 блока Т4 поступает на регистратор 17, обеспечивающий 55 индикацию или регистрацию получаемой оценки в требуемой форме по задержанному импульсу готовности, формируемому элементом 16 задержки. 31 вых импульвов. Например, если сумма модулей действительного и мнимого знаковых коэффициентов коррел ции должна быть равна 100, а фактически она меньше, на выходе 28 в момент по влени импульса готовности присутствует единичный логический сигнал, открывающий второй элемент И 10, в результате чего импульс тотовности проходит через этот элемент И на вход вычитани счетчика 8. Код, зафиксированный счетчиком 8, при этом уменьшаетс , что вызывает соответствующее увеличение частоты на выходе делител 7 частоты, так как подобное изменение кода вызывает уменьшение коэффициента делени . Увеличение частоты тактовых импульсов приводит к тому, что за врем между двум импульсами готовности поступает большее число тактовых импульсов, что вызывает увеличение формируемых коэффициентов знаковой коррел ции. Если требовани выполнени условий нормировани не удовлетворены, процесс коррекции тактовой частоты повтор етс . При превышении суммой модулей коэффициентов знаковой коррел ции уелоВИЯ нормировани аналогичным образом происходит уменьшение тактовой частоты импульсов. Блок 13 управлени , кроме формировани управл ющих сигналов на выходах 27 и 28, обеспечивает одновременно и формирование на выходах 29 и 30 нормированных оценок действительного и мнимого коэффициентов знаковой коррел ции в виде число-импульсных кодов, которые поступают на входы 31 и 32 блока 1 измерени коррел ции оценок коэффициентов. Исходными данными при этом дл блока 13 управлени служат сигналы Х.У и У. Блок I измерени оценок коэффициентов коррел ции обеспечивает формирование по оценкам мгновенных значений действительного и мнимого коэффициентов знаковой коррел ции и формирование оценки положени центра функции распределени плотБлок измерени оценок коэффициентов коррел ции работает следующим образом. Мгновенные оценки действительной и мнимой частей обобщенного коэффициента знаковой коррел ции в виде ч ло-импульсных кодов поступают на входы 31 и 32 соответственно и проход т на счетные входы второго 3 и третьего 35 счетчиков. Таким обра зом, на выходах этих счетчиков форм руютс коды, представл ющие оценки соответствующих частей обобщенного коэффициента знаковой ции,.Эти коды проход т через преобразователь 37 кодов и формируют адрес элемента 41 пам ти, по которо му в данном случае должна быть при бавлена единица, т.е. адрес определ ет номер канала, соответствующий .одной из абсцисс гистограммы, формируемой в элементе 41 пам ти и представл ющей оценку функции распр далейи плотности веро тности cS6ci6щенного коэффициента коррел ции. Пр этом код, хран щийс в данном адресе элемента 41 пам ти, поступа ет на сумматор 40, где к нему прибавл етс единица, после чего он поступает на входы регистра 38, куда и записываетс по импульсу с пер вого выхода дешифратора 36. Дешифратор 36 служит дл формировани последовательности импульсов. Начало его работы св зано с поступлением импульса на вход 18, после чего счетчик 33 начинает считать импульсы высокой тактовой частоты, поступающие с входа 20 через элемент И 42. Первым импульсом с первого выхода дешифратора 36 обес печиваетс запись нового кода суммы в регистр 38, а также oripoc триггера 45 через элемент И 45. Если по данному каналу сумма накопленных отсчетов достиглаграничного значени , что про вл етс в наличии сигнала переноса на выходе сумм тора 40, импульс проходит на вход установки триггера 45 и устанавливает его в единичное состо ние. При этом переключатс элементы И-ИЛИ-НЕ 46 и 47 и очищаетс регистр 38, а элемент 41 пам ти переходит в режим записи. Импульсы высокой ч актовой частоты с входа 20 поступают на вход счетчика 34, а с его выхода - на вход счетчика 35. Коды (а выходах з этих сметчиков последовательно измен ютс , что вызывает перебор всех адресов на выходе преобразовател 37 кодов адресном входе элемента 41 пам ти, а так как оно находитс в режиме записи и на его информационные входы с выхода регистра 38 поступает нулевой код, происходит очистка элемента 41 пам ти . Однако еще до начала очистки импульсом, устанавливающим триггер 45 в единичное состо ние, обеспечена запись в регистр 39 адреса, по которому достигнуто максимальное значение, т.е. оценка центра распределени функции распределени плотности веро тности. После очистки элемента 41 пам ти импульсом с выхода переноса счетчика 34 триггер 45 устанавливаетс снова в нулевое состо ние.;Если в данном цикле получение оценки максимума функции распределени плотности веро тности не зафиксировано, т.е. триггер 45 не перешел в единичное состо ние, в регистре 39 продолжает хранитьс предьщуща оценка положени максимума (моды) функции распределени , а импульсом с второго выхода дешифратора 36 обеспечиваетс запись нового знамени суммы в соответствующий канал элемента 41 пам ти. Третий импульс с третьего выхода де-( шифратора обеспечивает сброс счетчиков 34 и 35 в нулевое состо ние , а сигналом с четвертого выхода дешифратора 36 запираетс элемент И 42, чем блокируетс дальнейшее изменение кода на выходе счетчика 33 .до поступлени следующего . импульса на вход 18. Блок 13 управлени работает следующим образом. Сигналы X, У и У поступают на входы 22-24, соответственно, а на вх,рд 21 поступает тактовый..сиг нал. На выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 64 формируетс функци несовпадени знаков сигналов X и У, а на выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б5 формируетс функци несовпадени знаков сигналов X и У. Соответствующие им инверсные функции формируютс на выходах инверторов 54 и 55. Если в данный момент времени сиг ч налы X(t) и y(t) имеют одмнаковые знаки, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ б будет нулевой логический сигнал,, а на выходе ийвертора 5 единичный логический сигнал. Магодар этому тактовый импульс проходит с входа 21 через элемент И 58 на вход суммировани .счетчика 50. В случае несовпадени знаков сигналов X(t) и y(t) тактовый импульс поступает на вход вычитани счетчика 50. Таким образом , в этом счетчике формируетс оценка действительной части обобщенного коэффициента коррел ции в виде дополнительного двоичного кода. Анало гичным образом в счетчике 51 формируетс оценка мнимой части обобщенного коэффициента, знаковой коррел ции . Группы 66 и 67 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ обеспечивают формирование по дополнительным двоичным кодам оценок модулей соответствующих час тей обобщенного коэффициента коррел ции , которые поступают на сумматор 52 который обеспечивает формирование из суммы. Сумматор 53 служит дл сравнени оценки суммы модулей с заданной нормой, котора в виде дополнительного кода подаетс на входы этого сумматора по шине 68. Если сумма модулей при этом превышает заданное значение, на выходе элемента ИЛИ 63 10 3 формируетс единичный управл ющий сигнал, требующий снижени тактовой частоты. Если сумма модулей ниже нормы, единичный логический сигнал формируетс на выходе элемента И 61. Блок 3 задержки работает следующим образом. На вход этого блока подаетс знакова функци сигнала y(t), котора в случае, если входной сигнал имеет характер узкополосного случайного сигнала, представл ет собой сумму составл ющих .с кратными частотами. При этом выходной сигнал компаратора 70) обеспечивающий формирование логического сигнала, характеризующего знаковую функцию разности выходных сигналов интегрирующих цепочек на резисторах 7 и 72 и конденсаторах 73 и 7,-на входы которых поданы сигналы У и У, представл ет собой функцию сигнала сопр женного сигнала y(t). Предлагаемое устройство позвол ет принципиально исключить ошибки св занные с наличием аддитивного шума в исследуемых сигналах, и исключить методические ошибки, св занные с периодичностью исследуемых сигналов и дисперсией мгновеннь1Х оценок.probability of a generalized correlation coefficient. The resulting estimate from the output of block 19 T4 is fed to the registrar 17, which provides 55 indication or registration of the resulting estimate in the required form by the delayed readiness pulse formed by the delay element 16. 31 out pulses. For example, if the sum of the modules of the real and imaginary signed correlation coefficients must be 100, and in fact it is less, at the output 28 at the moment of the appearance of the ready impulse there is a single logical signal that opens the second element And 10, as a result of which the output pulse passes through this the element And to the input of the subtraction of the counter 8. The code fixed by the counter 8 decreases in this case, which causes a corresponding increase in the frequency at the output of the frequency divider 7, since such a change in the code causes a decrease dividing ratio. An increase in the frequency of clock pulses leads to the fact that during the time between two readiness pulses, a greater number of clock pulses arrive, which causes an increase in the sign correlation coefficients being formed. If the requirements for meeting the normalization conditions are not satisfied, the clock frequency correction process is repeated. When the sum of the modules exceeds the coefficients of the sign correlation in the normalization, the clock frequency of the pulses decreases in a similar way. The control unit 13, in addition to generating control signals at the outputs 27 and 28, simultaneously provides for the formation at outputs 29 and 30 of the normalized estimates of the real and imaginary sign correlation coefficients in the form of number-pulse codes, which are fed to the inputs 31 and 32 of the measuring unit 1 correlation of coefficient estimates. The initial data for the control unit 13 are the signals XY and Y. Block I of measurement of correlation coefficient estimates provides for the formation of instantaneous values of real and imaginary sign correlation coefficients and the estimation of the position of the center of the distribution function, the ratBlock of measurement of correlation coefficient estimates works in the following way. The instantaneous estimates of the real and imaginary parts of the generalized coefficient correlation coefficient in the form of frequency pulse codes are fed to inputs 31 and 32, respectively, and passed to the counting inputs of the second 3 and third 35 counters. Thus, at the outputs of these counters, codes representing the estimates of the corresponding parts of the generalized coefficient of the sign are formed. These codes pass through the code converter 37 and form the address of the memory element 41, which in this case must be added i.e. The address determines the channel number corresponding to one of the abscissa of the histogram formed in the memory element 41 and representing an estimate of the distribution function of the probability density cS6ci6 of the correlation coefficient. Next, the code stored in the given address of the memory element 41 enters the adder 40, where one is added to it, after which it enters the inputs of the register 38, where it is recorded by the pulse from the first output of the decoder 36. The decoder 36 serves to form a sequence of pulses. Its start is connected with the arrival of a pulse at input 18, after which counter 33 starts counting high clock pulses from input 20 through AND 42. The first pulse from the first output of decoder 36 ensures that the new amount code is written to register 38, and also oripoc flip-flop 45 through element 45. If, through this channel, the sum of the accumulated samples has reached the threshold value, which is manifested in the presence of a transfer signal at the output of sum 40, the pulse passes to the input of the flip-flop installation 45 and sets it to unity condition. Here, the AND-OR-HE elements 46 and 47 are switched and the register 38 is cleared, and the memory element 41 is switched to the recording mode. High frequency pulses from the input 20 are fed to the input of the counter 34, and from its output - to the input of the counter 35. Codes (and the outputs of these estimators are sequentially changed, which causes the enumeration of all the addresses at the output of the code converter 37 to the address input of memory element 41 So, since it is in recording mode and a zero code arrives at its information inputs from the output of register 38, memory element 41 is cleared.However, before the cleaning starts, a pulse setting the trigger 45 into one state is ensured; the address at which the maximum value is reached, i.e. the estimate of the distribution center of the probability density function.After cleaning the memory element 41 with a pulse from the transfer output of the counter 34, the trigger 45 is set to the zero state again; If in this cycle the maximum estimate is obtained the probability density distribution functions are not fixed, i.e., trigger 45 has not passed to the single state, register 39 continues to store the estimated position of the maximum (mode) of the distribution function, and the pulse from the second The output of the decoder 36 ensures that a new amount banner is written to the corresponding channel of the memory element 41. The third pulse from the third output of the de- (the encoder resets the counters 34 and 35 to the zero state, and the signal from the fourth output of the decoder 36 locks the element 42, which prevents further code changes at the output of the counter 33.to receive the next. Pulse to the input 18 The control unit 13 operates as follows: The signals X, Y and Y are fed to inputs 22-24, respectively, and clock input is received at input, rd 21. At the output of the first element EXCLUSIVE OR 64, the sign mismatch function of the X signals and At, and at the exit the second The element EXCLUSIVE OR b5 forms the mismatch function of the X and Y signals. The corresponding inverse functions are formed at the outputs of the inverters 54 and 55. If at a given time, the signals X (t) and y (t) have the same signs, EXCLUSIVE OR b there will be a zero logic signal, and a single logic signal at the output of iverter 5. Magodar this clock pulse passes from input 21 through element 58 to the input of the sum of the counter 50. In case of a mismatch of the signs of the signals X (t) and y (t ) the clock pulse is fed to the input subtracting the counter 50. Thus, this meter is formed assessment of the real part of a generalized correlation coefficient as an additional binary code. Similarly, an estimate of the imaginary part of the generalized coefficient, the sign correlation, is formed in counter 51. The groups 66 and 67 of the EXCLUSIVE OR elements provide the formation, using additional binary codes, of the estimates of the modules of the corresponding parts of the generalized correlation coefficient, which are fed to the adder 52, which provides the formation of the sum. The adder 53 serves to compare the estimate of the sum of the modules with a given norm, which as an additional code is fed to the inputs of this adder via bus 68. If the sum of the modules exceeds the specified value, a single control signal is generated at the output of the OR 63 10 3 element, which requires a decrease clock frequency. If the sum of the modules is below normal, a single logical signal is generated at the output of the element And 61. The delay unit 3 operates as follows. The input function of this block is the sign function of the signal y (t), which, if the input signal has the character of a narrowband random signal, is the sum of the components with multiple frequencies. In this case, the output signal of the comparator 70) ensures the formation of a logical signal characterizing the sign function of the difference between the output signals of the integrating circuits on the resistors 7 and 72 and the capacitors 73 and 7, whose inputs are Y and Y signals, is a function of the signal of the conjugated signal y (t). The proposed device makes it possible in principle to eliminate errors associated with the presence of additive noise in the signals under study, and to eliminate methodological errors associated with the periodicity of the signals under study and the dispersion of instantaneous estimates.

«б“B

71 71

TVTv

чh

XX

вat

ч. ч.h h

ч.h

4Й4th

«I"I

VV

00

LTT «LTT "

4545

j-iij-ii

f «M itHZDf "M itHZD

Claims

1. SIGNATURE CORRELATOR, containing the first and second amplifiers limiters, the inputs of which are respectively the first and second inputs of the correlator, a switch, a clock, a delay unit, a frequency divider and a reversible counter, the summing and subtracting inputs of which are connected respectively to the outputs of the first and second elements AND characterized in that in order to increase the accuracy of determining the estimates of the sign correlation coefficient, a control unit, a measurement unit for estimating the correlation coefficients, a pilot signal shaper, a pulse shaper, a delay element and a registrar, the discharge outputs of the reverse counter being connected to the control inputs of the frequency divider, the information input of which is combined with the first input of the correlation coefficient estimator and connected to the output of the clock generator, the output of the frequency divider is connected to the first input of the control unit,> the second and third inputs of which are respectively combined with the first and second inputs of the switch and are connected respectively to the outputs I will give the first and second amplifier-limiters, the output of the second amplifier-limiter is connected to the input of the delay unit, the output of which is connected to the fourth input of the control unit, the fifth output of which is combined with the first inputs of the first and second elements And, the second input of the unit for measuring estimates of correlation coefficients, input delay element and is connected to the output of the pulse shaper, the first and second outputs of the control unit are respectively connected to the second inputs of the first and second elements And, and the third and fourth outputs are The controls are respectively connected to the third and fourth inputs of the correlation coefficient estimator, the output of which is connected to the information input of the recorder, the control input of which is connected to the output of the delay element, the input of the pulse shaper is connected to the output of the switch, the third input of which is connected to the output of the pilot shaper whose input is the third input of the correlator.

2, The correlator according to claim 1, wherein the measurement unit for estimating the correlation coefficients comprises first, second and third counters, a decoder, a code converter, first and second registers, a memory element, the first and second elements AND, the first and the second AND-OR-NOT elements, a trigger and an OR element, and the input of the initial installation of the first SU ... 1024933 first counter is the first input of the block, the outputs of the bits of the first counter are connected to the corresponding inputs of the decoder, the first output of which is connected to the first input of the first element AND, output is connected to the counting input of the first counter, the second input of the first AND element is combined with the first input of the first. The AND-OR-NOT element is the second input of the block, the second input of the first AND-OR-NOT element is the third input of the block, the third input of the first AND element -ORI-NOT combined with the first input of the second AND-OR-NOT element and connected to the zero input of the trigger, a single output of which is connected to the first input of the OR element, the fourth input of the first AND-OR-NOT element and the second input of the second, AND-AND element OR NOT, whose third input is the fourth input of the block, the fourth input of the second AND-OR-NOT element is connected to the output of the senior bit of the second counter, the counting input of which is connected to the output of the first AND-OR-NOT element, the outputs of the bits of the second counter are connected to the corresponding inputs of the first group of inputs of the code converter, inputs the second group of inputs of which are connected to the corresponding outputs of the bits of the third counter, the counting input of which is connected to the output of the second AND-OR-NOT element, the outputs of the code converter are connected to the corresponding information the inputs of the first register and the address inputs of the memory element, the write-read input of which is connected to the output of the OR element, the second input of which is connected to the second output of the decoder, • information inputs (of the Memory element are connected to the corresponding outputs of the bits of the second register, the outputs of the memory element are connected to the corresponding the first group of inputs of the adder inputs that enter _h rows of the second group of inputs of which, except the first input, combined and connected with the bus logic zero signal and the second groups of input pery The inputs of the adder are connected to the bus of a single logical signal, the information outputs of the adder are connected to the corresponding information inputs of the second register, the clock input of which is combined with the first input of the second element And is connected to the third output of the decoder, the fourth output of which is connected to the inputs of the initial installation of the second and third counters, the input of the initial installation of the second register is connected to a single output of the trigger, the zero input of which is connected to the output of the senior bit of the third count sensor, a single input of the trigger is combined with the input of the clock pulses of the first register and connected to the output of the second element And, the second input of which is connected to the transfer output of the adder, outputs. the first register are the corresponding outputs of the block.

3. The correlator pop. 1, characterized in that the control unit comprises first and second counters, first and second adders, first, second and third inverters, first, second, third, fourth and fifth elements AND, the AND element, the OR element, the first and the second elements EXCLUSIVE OR, as well as the first and second groups of elements EXCLUSIVE OR, moreover, the control inputs of the first, second, third and fourth elements AND are combined and connected to the first input of the block, the first input of the first element EXCLUSIVE OR combined with the first input of the second element EXCLUSIVE IL And and is the second input of the block, the second inputs of the first and second elements EXCLUSIVE OR are respectively the third and fourth inputs of the block, the outputs of the first and second elements EXCLUSIVE OR are connected respectively to the information inputs of the first and fourth elements AND and the inputs of the first and second inverters, respectively whose outputs are connected respectively to the data inputs of the second and third · its elements and whose outputs are connected respectively to the inputs of summing the first and second COUNT ¹ Cove, Rin The initial settings of which are combined and are the fifth input of the block, the outputs of the bits of the first and second counters, in addition to the highest order, are connected respectively to the corresponding first inputs of the EXCLUSIVE OR elements of the first and second groups, the second inputs of the EXCLUSIVE OR elements of the first and second groups are combined into of each of the groups, as well as combined with the inputs of the transfer of the first and second adders, respectively, and connected to the outputs of the senior level of the first and second, respectively. counters, the inputs of the first and second groups of information inputs of the first adder are connected respectively to the corresponding: outputs of the elements EXCLUSIVE OR of the first and second groups, information outputs of the first adder are connected to the corresponding information inputs of the first group of inputs of the second adder, the information inputs of the second group of inputs of which are connected to the control bus code, information outputs of the second sum ·? the matora are connected to the corresponding inputs of the AND-NOT element, the output of which is connected to the information input of the fifth AND element, the control input of which is connected to the output of the third inverter, the input of which is combined with the output of the OR element and is the first output of the block, the first and second inputs of the OR element are connected respectively with the transfer outputs of the first and second adders, the output of the fifth. element AND is the second output of the block, the outputs of the first and fourth elements AND are combined respectively with the subtraction inputs of the first and second counters and are respectively the third and fourth outputs of the control unit