RU2833416C1

RU2833416C1 - Устройство для вычисления отклонений кумулятивных сумм и определение их количества в двоичной последовательности

Info

Publication number: RU2833416C1
Application number: RU2024112622A
Authority: RU
Inventors: Игорь Михайлович Ядыкин
Filing date: 2024-05-08
Publication date: 2025-01-21

Abstract

Изобретение относится к устройствам обработки данных. Технический результат заключается в возможности вычисления кумулятивных сумм, детектирования и подсчета циклов отклонения сумм от нуля, количества отклонений по состояниям во входной двоичной последовательности. Устройство содержит внешние входы данных ID и выдачи сумм отклонений IUL, группы внешних выходов количества циклов QС, параметров цикла QB, отклонений QS и сумм отклонений QSA, первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент И с инверсным входом 3, второй элемент И 4, первый 5 и второй 6 элементы ИЛИ, первый реверсивный счетчик бит СТВ 7, элемент ИЛИ-НЕ 8, регистр флагов RF 9, третий триггер первого бита цикла TRB 10, второй счетчик количества циклов СТС 11, третий счетчик интервала CTI 12, первый 13 выходной буфер ОВ1, первый 14 и второй 15 дешифраторы DC, группы счетчиков и второй 20 выходной буфер ОВ2. 3 ил.

Description

ОБЛАСТЬ ТЕХНИКИ

Изобретение относится к области вычислительной техники, в частности к устройствам обработки данных, и может быть использовано для построения функциональных узлов для анализа свойств генераторов псевдослучайных последовательностей двоичных чисел, для мониторинга, контроля и управления технологическими процессами.

Известно устройство для детектирования групп бит в бинарной последовательности количества (RU №2728957 С1, МПК G06F 7/74, Н03К 21/00, заявл. 15.01.2020, опубл. 03.08.2020, Бюл. №6) содержащее внешний вход данных DI, группу внешних выходов данных QO, группу внешних выходов количества групп QG, группу внешних выходов количества нулей QZ, группу внешних выходов количества единиц QU, группу внешних выходов «разность единиц и нулей» QZU, группы внешних выходов количества единиц в максимальной группе MU, количества нулей в максимальной группе MZ, номера группы максимальной группы единиц NGMU, номера группы максимальной группы нулей NGMZ, номера начала максимальной группы единичных бит NMU и номера начала максимальной группы нулевых бит NMZ, первый RS-триггер пуска-останова TSS 1, блок детектора единиц и нулей 2, третий D-триггер разрешения счета групп ТСЕ 7, третий элемент И 8, первый сумматор SMG 9, второй счетчик бит СВ 10, выходной буфер ОВ 11, четвертый 12, пятый 13 и шестой 14 элементы И, третий счетчик нулей CZ 15, четвертый счетчик единиц CU 16, пятый реверсивный счетчик нулей-единиц CZU 17 и блок преобразователя кода разности 18, первый счетчик CNB 22, первый регистр RNM 23, второй сумматор SNM 24, второй 25, третий 26, четвертый 27, пятый 28, шестой 29, седьмой 32 и восьмой 35 регистры, первый компаратор 30 сравнения количества единичных бит, седьмой элемент И 31, второй компаратор 33 сравнения количества нулевых бит, восьмой элемент И с одним инверсным входом 34, а также введены внешние флаги готовности результата FE, «Буфер заполнен» FF, «Буфер пуст» FZ и флаг «нулей больше единиц» F01.

Данное устройство осуществляет выявление максимальных групп единичных и нулевых бит и определение количества бит в максимальных группах, номеров групп и начала групп в бинарной последовательности. Недостатком данного устройства является отсутствие средств для вычисления кумулятивных сумм частичных подпоследовательностей.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятое за прототип, устройство последовательного типа для детектирования групп нулевых и единичных бит и определение их количества (RU №2680759 С1, МПК G06F 7/74, заявл. 16.02.2018, опубл. 26.02.2019, Бюл. №6) в котором для входных последовательностей данных размерностью N, поступающих на внешний вход данных DI, на соответствующих внешних выходах групп устройства формируются двоичные коды, соответствующие количеству групп QG, количеству нулевых бит QZ, количеству единичных бит QU, разности между количеством единичных и нулевых бит QZU, количество бит по группам QO с выходного буфера ОВ, при этом в четных адресах, начиная с нулевого адреса, указывается количество нулевых бит в группах, а в нечетных адресах, начиная с первого адреса, указывается количество единичных бит в группах, а также формируются флаг готовности FE, флаг «нулей больше единиц» F01, флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ.

Данное устройство выявляет группы единичных и нулевых бит, определяет общее количество и по группам единичных и нулевых бит, вычисляет разность между количеством единичных и нулевых бит во входной последовательности данных размерностью N. Недостатком данного устройства является вычисление общих сумм единичных и нулевых бит, и разности между ними, и отсутствие средств для вычисления кумулятивных сумм частичных подпоследовательностей.

ЗАДАЧА ИЗОБРЕТЕНИЯ

Задачей изобретения является разработка аппаратных средств для исследования свойств генераторов псевдослучайных последовательностей двоичных чисел, а также для систем принятия решений.

При анализе генераторов псевдослучайных последовательностей двоичных чисел устройство предназначено для вычисления кумулятивных сумм частичных подпоследовательностей, определения циклов отклонений от нуля и подсчет количества отклонений по состояниям.

В задачах принятия решений кумулятивные суммы используются для мониторинга, контроля, управления и ретроспективного анализа. При оценке технологических операций, параметров процессов и характеристик продукции входные данные представляются как последовательные количественные данные, измеряемые непрерывной шкалой или неколичественные данные вида «да»/«нет», «хорошо »/«плохо», «успех»/«отказ» или статистику.

Техническим результатом изобретения является обеспечение возможности вычисления кумулятивных сумм, детектирование и подсчет циклов отклонения сумм от нуля, а также подсчет количества отклонений по состояниям во входной двоичной последовательности.

КРАТКОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

Указанный технический результат при осуществлении изобретения достигается тем, что устройство для вычисления отклонений кумулятивных сумм и определение их количества в двоичной последовательности содержит внешние входы данных ID и выдачи сумм отклонений IUL, группы внешних выходов количества циклов QС, параметров цикла QB, отклонений QS и сумм отклонений QSA, первый RS -триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент И с инверсным входом 3, второй элемент И 4, первый 5 и второй 6 элементы ИЛИ, первый реверсивный счетчик бит СТВ 7, элемент ИЛИ-НЕ 8, регистр флагов RF 9, третий триггер первого бита цикла TRB 10, второй счетчик количества циклов СТС 11, третий счетчик интервала CTI 12, первый 13 выходной буфер ОВ1, первый 14 и второй 15 дешифраторы DC, первую 16_i, ..., 16_К, вторую 17₁, ..., 17_К, третью 18₁, ..., 18_К и четвертую 19_1, ..., 19_К группы счетчиков (где К - количество положительных и отрицательных отклонений (состояний) кумулятивных сумм) и второй 20 выходной буфер ОВ2,

а также введены внешние входы тактового сигнала IС, пуска устройства START и остановки устройства STOP, внутренние флаг F0 нулевого состояния счетчика бит СТВ 7, флаг FE1 конца цикла, флаг FE2 конца последовательности, флаг FW1 записи цикла и флаг FW2 записи отклонений, первая ЕO1 и вторая ЕO2 внешние шины управления обменом, внешние первый FF1 и второй FF2 флаги «Буфер заполнен», первый FZ1 и второй FZ2 флаги «Буфер пуст», флаг FEQ «равенства нулевых и единичных бит» и флаг FG1 «единиц больше нулей»,

причем внешний тактовый вход устройства IС соединен с входами синхронизации С первого RS-триггера пуска-останова TSS 1, второго триггера задержки TZ 2, первого реверсивного счетчика бит СТВ 7, регистра флагов RF 9, третьего триггера первого бита цикла TRB 10, второго счетчика количества циклов СТС 11, третьего счетчика интервала CTI 12, первого 13 выходного буфера ОВ1, первой 16_i, ..., 16_К, второй 17₁, ..., 17_К, третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков и второго 20 выходного буфера ОВ2,

внешний вход пуска устройства START соединен с входом S синхронной установки в единичное состояние первого RS-триггера пуска-останова TSS 1,

внешний вход остановки устройства STOP соединен с входом R синхронной установки в нулевое состояние первого RS-триггера пуска-останова TSS 1, а также соединен со вторым входом второго элемента ИЛИ бис входом СЕ разрешения работы регистра флагов RF 9,

причем прямой выход первого RS-триггера пуска-останова TSS 1 соединен с входами СЕ разрешения работы первого реверсивного счетчика бит СТВ 7 и третьего счетчика CTI 12, а также соединен с первым инверсным входом первого элемента И 3, с первым входом второго элемента И 4, со вторыми прямыми входами Е разрешения работы первого 14 и второго 15 дешифраторов DC и с входом S синхронной установки в единичное состояние второго триггера задержки TZ 2, выход которого соединен со вторым прямым входом первого элемента И 3 и со вторым входом второго элемента И 4, выход которого является внутренним флагом FE1 конца цикла и соединен со вторым входом первого элемента ИЛИ 5 и с первым входом второго элемента ИЛИ 6, выход которого является внутренним флагом FW1 записи цикла и соединен с входами СЕ разрешения работы второго счетчика количества циклов СТС 11 и первого 13 выходного буфера ОВ1, а также соединен с входом L разрешения записи третьего счетчика интервала CTI 12, а выход первого элемента И 3 является внутренним флагом FE2 конца последовательности и соединен с входом R синхронной установки в нулевое состояние второго триггера задержки TZ 2 и с первым входом первого элемента ИЛИ 5, выход которого является внутренним флагом FW2 записи отклонений и соединен с входами R синхронной установки в нулевое состояние третьей 18₁, ..., 18_К и четвертой 19_1, ..., 19_К групп счетчиков и соединен с входом СЕ разрешения работы второго 20 выходного буфера ОВ2,

внешний вход данных ID соединен с входом UP направления счета первого реверсивного счетчика бит СТВ 7 и с D-входом третьего триггера первого бита цикла TRB 10, выход которого соединен со вторым D-входом регистра флагов RF 9, с первым D-входом первого 13 выходного буфера ОВ1, с первым прямым входом Е разрешения работы первого дешифратора DC 14 и с первым инверсным входом Е разрешения работы второго дешифратора DC 15,

кроме того группа выходов первого реверсивного счетчика бит СТВ 7 соединена с прямыми адресными входами первого 14 и инверсными адресными входами второго 15 дешифраторов DC и с соответствующими входами элемента ИЛИ-НЕ 8, инверсный выход которого является внутренним флагом F0 нулевого состояния счетчика бит СТВ и соединен с третьим входом второго элемента И 4, с первым D-входом регистра флагов RF 9 и с входом СЕ разрешения работы третьего триггера первого бита цикла TRB 10,

причем набор двоичного кода «1» задан на группу D-входов третьего счетчика интервала CTI 12, группа выходов которого соединена со второй группой D-входов первого 13 выходного буфера ОВ1, который также подключен к внешней первой шине ЕO1 управления обменом, а соответствующие выходы первого 13 выходного буфера ОВ1 являются группой внешних выходов параметров цикла QB и соответствующими внешними флагами «Буфер заполнен» FF1 и «Буфер пуст» FZ1,

кроме того выходы регистра флагов RF 9 являются внешними флагами соответственно «равенства нулевых и единичных бит» FEQ и «единиц больше нулей» FG1, а группа выходов второго счетчика СТС 11 является группой внешних выходов количества циклов QC,

причем выходы первого дешифратора DC 14, начиная с первого выхода до К-го выхода, соединены с входами СЕ разрешения работы одноименных счетчиков первой 16_i, ..., 16_К и третьей 18₁, ..., 18_К групп, а выходы второго дешифратора DC 14, начиная с нулевого выхода до (K-l)-гo выхода, соединены с входами СЕ разрешения работы соответственно счетчиков второй 17₁, ..., 17_К и четвертой 19₁, ..., 19_К групп, начиная с первого счетчика до К-го счетчика,

кроме того внешний вход выдачи сумм отклонений IUL соединен с входами L разрешения записи счетчиков первой 16_i, ..., 16_К и второй 17₁, ..., 17_К групп, а в первой группе счетчиков 16_i, ..., 16_К на группу D-входов первого счетчика 16₁ задан нулевой код «0», а группы D-входов счетчиков, начиная со второго 16₂ счетчика до К-го счетчика 16_К, подключены к выходам предыдущих счетчиков первой группы, начиная с первого 16₁ счетчика до (K-l)-гo счетчика 16_(К-1), а выходы К-го счетчика 16_К соединены с группой D-входов первого счетчика 17₁ из второй группы счетчиков 17₁, ..., 17_К, в которой группы D-входов счетчиков, начиная со второго 17₂ счетчика до К-го счетчика 17_К, подключены к выходам предыдущих счетчиков второй группы, начиная с первого 17₁ счетчика до (K-l)-гo счетчика 17_(К-1), а группа выходов К-го счетчика 17_К является группой внешних выходов сумм отклонений QSA,

причем выходы третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков соединены с соответствующими группами D-входов второго 20 выходного буфера ОВ2, который также подключен к внешней второй шине Е02 управления обменом, а соответствующие выходы второго 20 выходного буфера ОВ2 являются группой внешних выходов отклонений QS и соответствующими внешними флагами «Буфер заполнен» FF2 и «Буфер пуст» FZ2.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

На фиг. 1 приведена схема предлагаемого устройства. На фиг. 2 приведен график отклонений кумулятивных сумм. На фиг. 3 приведена временная диаграмма работы устройства.

На фиг. 1-3 и в тексте приняты следующие обозначения:

AND - элемент И,

BUF - буфер с дисциплиной обслуживания FIFO,

С - тактовый вход,

СЕ - вход разрешения работы,

СТ - счетчик,

СТВ - реверсивный счетчик бит,

СТС - счетчик количества циклов,

CTI - счетчик интервала,

D - информационные входы,

DC - дешифратор,

ЕO1 - первая внешняя шина управления обменом,

ЕO2 - вторая внешняя шина управления обменом,

Е - вход разрешения работы дешифраторов,

F0 - внутренний флаг нулевого состояния счетчика бит СТВ,

FE1 - внутренний флаг конца цикла,

FE2 - внутренний флаг конца последовательности,

FW1 - внутренний флаг записи цикла,

FW2 - внутренний флаг записи отклонений,

FEQ - внешний флаг «равенства нулевых и единичных бит»,

FG1 - внешний флаг «единиц больше нулей»,

FF1 - первый внешний флаг «Буфер заполнен»,

FZ1 - первый внешний флаг «Буфер пуст»,

FF2 - второй внешний флаг «Буфер заполнен»,

FZ2 - второй внешний флаг «Буфер пуст»,

ID - внешний вход данных,

1С - внешний тактовый вход,

IUL - внешний вход выдачи сумм отклонений,

К - количество состояний (отклонений) кумулятивных сумм,

L - вход разрешения записи,

N - размерность (длина) входной последовательности данных,

NOR - элемент ИЛИ-НЕ,

OBI - первый выходной буфер циклов,

ОВ2 - второй выходной буфер отклонений,

QB - группа внешних выходов параметров цикла,

QC - группа внешних выходов количества циклов,

QS - группа внешних выходов отклонений,

QSA - группа внешних выходов сумм отклонений,

OR - элемент ИЛИ,

RG - регистр,

RF - регистр флагов,

R - вход синхронной установки в нулевое состояние,

S - вход синхронной установки в единичное состояние,

START - внешний вход пуска,

STOP - внешний вход останова,

Т - триггер,

TRB - триггер первого бита цикла,

TSS - триггер пуска-останова,

TZ - триггер задержки старта,

UP - вход направления счета,

1 - первый RS-триггер пуска-останова TSS,

2 - второй триггер задержки TZ,

3 - первый элемент И с инверсным входом (AND),

4 - второй элемент И (AND),

5 - первый элемент ИЛИ (OR),

6 - второй элемент ИЛИ (OR),

7 - первый реверсивный счетчик бит СТВ,

8 - элемент ИЛИ-НЕ (NOR),

9 - регистр флагов RF,

10 - третий триггер первого бита цикла TRB,

11 - второй счетчик количества циклов СТС,

12 - третий счетчик интервала CTI,

13 - первый выходной буфер ОВ1,

14 - первый дешифратор DC,

15 - второй дешифратор DC,

16_i, ..., 16_К - первая группа счетчиков,

17₁, ..., 17_К - вторая группа счетчиков,

18₁, ..., 18_К - третья группа счетчиков,

19₁, ..., 19_К - четвертая группа счетчиков,

20 - второй выходной буфер ОВ2.

Предлагаемое устройство содержит внешние входы данных ID и выдачи сумм отклонений IUL, группы внешних выходов количества циклов QC, параметров цикла QB, отклонений QS и сумм отклонений QSA, первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент И с инверсным входом 3, второй элемент И 4, первый 5 и второй 6 элементы ИЛИ, первый реверсивный счетчик бит СТВ 7, элемент ИЛИ-НЕ 8, регистр флагов RF 9, третий триггер первого бита цикла TRB 10, второй счетчик количества циклов СТС 11, третий счетчик интервала CTI 12, первый 13 выходной буфер ОВ1, первый 14 и второй 15 дешифраторы DC, первую 16_i, ..., 16_К, вторую 17₁, ..., 17_К, третью 18₁, ..., 18_К и четвертую 19₁, ..., 19_К группы счетчиков (где К - количество положительных и отрицательных отклонений (состояний) кумулятивных сумм) и второй 20 выходной буфер ОВ2.

В предлагаемое устройство также введены внешние входы тактового сигнала IС, пуска устройства START и остановки устройства STOP, внутренние флаг F0 нулевого состояния счетчика бит СТВ 7, флаг FE1 конца цикла, флаг FE2 конца последовательности, флаг FW1 записи цикла и флаг FW2 записи отклонений, первая ЕO1 и вторая ЕO2 внешние шины управления обменом, внешние первый FF1 и второй FF2 флаги «Буфер заполнен», первый FZ1 и второй FZ2 флаги «Буфер пуст», флаг FEQ «равенства нулевых и единичных бит» и флаг FG1 «единиц больше нулей».

Первый реверсивный счетчик бит СТВ 7 предназначен для вычислений текущих кумулятивных сумм (состояний, отклонений) входной последовательности. Второй счетчик количества циклов СТС 11 осуществляет счет общего количества циклов. Третий счетчик интервала CTI 12 осуществляет счет количества бит в цикле - определяет размерность цикла. Третий триггер TRB 10 предназначен для фиксации значения первого бита цикла, а регистр флагов RF 9 для фиксации флагов FEQ «равенства нулевых и единичных бит» и FG1 «единиц больше нулей» - соотношения между количеством единичных и нулевых бит во входной последовательности. Счет количества нахождений в каждом из К состояний (отклонении) в каждом цикле осуществляется для положительной области в третьей группе счетчиков 18₁, ..., 18_К и для отрицательной области в четвертой группе счетчиков 19₁, ..., 19_К. Суммарное количество нахождений в каждом из К состоянии для всей входной последовательности осуществляется для положительной области в первой группе счетчиков 16_i, ..., 16_К и для отрицательной области во второй группе счетчиков 17₁, ..., 17_К.

Внешний тактовый вход устройства IС соединен с входами синхронизации С первого RS-триггера пуска-останова TSS 1, второго триггера задержки TZ 2, первого реверсивного счетчика бит СТВ 7, регистра флагов RF 9, третьего триггера первого бита цикла TRB 10, второго счетчика количества циклов СТС 11, третьего счетчика интервала CTI 12, первого 13 выходного буфера ОВ1, первой 16_i, ..., 16_К, второй 17₁, ..., 17_К, третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков и второго 20 выходного буфера ОВ2.

Внешний вход пуска устройства START соединен с входом S синхронной установки в единичное состояние первого RS-триггера пуска-останова TSS 1.

Внешний вход остановки устройства STOP соединен с входом R синхронной установки в нулевое состояние первого RS-триггера пуска-останова TSS 1, а также соединен со вторым входом второго элемента ИЛИ бис входом СЕ разрешения работы регистра флагов RF 9.

Первый RS-триггер пуска-останова TSS 1 предназначен для выделения цикла работы предлагаемого устройства, между сигналами START и STOP, для входной последовательности данных ID размерности N. Причем прямой выход первого RS-триггера пуска-останова TSS 1 соединен с входами СЕ разрешения работы первого реверсивного счетчика бит СТВ 7 и третьего счетчика CTI 12, а также соединен с первым инверсным входом первого элемента И 3, с первым входом второго элемента И 4, со вторыми прямыми входами Е разрешения работы первого 14 и второго 15 дешифраторов DC и с входом S синхронной установки в единичное состояние второго триггера задержки TZ 2.

Выход второго триггера задержки TZ 2 соединен со вторым прямым входом первого элемента И 3 и со вторым входом второго элемента И 4, выход которого является внутренним флагом FE1 конца цикла и соединен со вторым входом первого элемента ИЛИ 5 и с первым входом второго элемента ИЛИ 6, выход которого является внутренним флагом FW1 записи цикла и соединен с входами СЕ разрешения работы второго счетчика количества циклов СТС 11 и первого 13 выходного буфера ОВ1, а также соединен с входом L разрешения записи третьего счетчика интервала CTI12.

Выход первого элемента И 3 является внутренним флагом FE2 конца последовательности и соединен с входом R синхронной установки в нулевое состояние второго триггера задержки TZ 2 и с первым входом первого элемента ИЛИ 5, выход которого является внутренним флагом FW2 записи отклонений и соединен с входами R синхронной установки в нулевое состояние третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_Кгрупп счетчиков и соединен с входом СЕ разрешения работы второго 20 выходного буфера ОВ2.

Внешний вход данных ID соединен с входом UP направления счета первого реверсивного счетчика бит СТВ 7 и с D-входом третьего триггера первого бита цикла TRB 10, выход которого соединен со вторым D-входом регистра флагов RF 9, с первым D-входом первого 13 выходного буфера ОВ1, с первым прямым входом Е разрешения работы первого дешифратора DC 14 и с первым инверсным входом Е разрешения работы второго дешифратора DC 15.

Группа выходов первого реверсивного счетчика бит СТВ 7 соединена с прямыми адресными входами первого 14 и инверсными адресными входами второго 15 дешифраторов DC и с соответствующими входами элемента ИЛИ-НЕ 8, инверсный выход которого является внутренним флагом F0 нулевого состояния счетчика бит СТВ и соединен с третьим входом второго элемента И 4, с первым D-входом регистра флагов RF 9 и с входом СЕ разрешения работы третьего триггера первого бита цикла TRB 10.

Набор двоичного кода «1» задан на группу D-входов третьего счетчика интервала CTI 12, группа выходов которого соединена со второй группой D-входов первого 13 выходного буфера ОВ1, который также подключен к внешней первой шине Е01 управления обменом, а соответствующие выходы первого 13 выходного буфера ОВ1 являются группой внешних выходов параметров цикла QB и соответствующими внешними флагами «Буфер заполнен» FF1 и «Буфер пуст» FZ1.

Выходы регистра флагов RF 9 являются внешними флагами соответственно «равенства нулевых и единичных бит» FEQ и «единиц больше нулей» FG1, а группа выходов второго счетчика СТС 11 является группой внешних выходов количества циклов QС.

Выходы первого дешифратора DC 14, начиная с первого выхода до К-го выхода, соединены с входами СЕ разрешения работы одноименных счетчиков первой 16_i, ..., 16_К и третьей 18₁, ..., 18_К групп, а выходы второго дешифратора DC 14, начиная с нулевого выхода до (K-l)-гo выхода, соединены с входами СЕ разрешения работы соответственно счетчиков второй 17₁, ..., 17_К и четвертой 19₁, ..., 19_К групп, начиная с первого счетчика до К-го счетчика.

Внешний вход выдачи сумм отклонений IUL соединен с входами L разрешения записи счетчиков первой 16_i, ..., 16_К и второй 17₁, ..., 17_К групп, а в первой группе счетчиков 16_i, ..., 16_К на группу D-входов первого счетчика 16₁ задан нулевой код «0». Группы D-входов счетчиков, начиная со второго 16₂ счетчика до К-го счетчика 16_К, подключены к выходам предыдущих счетчиков первой группы, начиная с первого 16₁счетчика до (K-l)-гo счетчика 16_(К-1). Выходы К-го счетчика 16_К соединены с группой D-входов первого счетчика 17₁ из второй группы счетчиков 17₁, ..., 17_К, в которой группы D-входов счетчиков, начиная со второго 17₂г счетчика до К-го счетчика 17_К, подключены к выходам предыдущих счетчиков второй группы, начиная с первого 17₁ счетчика до (K-l)-гo счетчика 17_(К-1). Группа выходов К-го счетчика 17_К является группой внешних выходов сумм отклонений QSA.

Выходы третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков соединены с соответствующими группами D-входов второго 20 выходного буфера ОВ2, который также подключен к внешней второй шине ЕO2 управления обменом, а соответствующие выходы второго 20 выходного буфера ОВ2 являются группой внешних выходов отклонений QS и соответствующими внешними флагами «Буфер заполнен» FF2 и «Буфер пуст» FZ2.

ПОДРОБНОЕ ОПИСАНИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

Принцип работы предлагаемого устройства состоит в следующем.

Предлагаемое устройство позволяет определять кумулятивные суммы подпоследовательностей (циклов) во входной N-разрядной двоичной последовательности. Кумулятивные суммы считаются для нормализованной последовательности, в которой нулевой бит исходной последовательности принимается за «-1», а каждый единичный бит - за «+1». На каждом такте вычисляется сумма всех предыдущих бит и определяется отклонение текущей суммы от нуля. При этом текущее числовое значение кумулятивной суммы (отклонение) называется состоянием (на фиг. 2 состояния отмечены точками на графике частичных кумулятивных сумм). Биты между нулевыми значениями сумм (нулевыми состояниями) делят входную N-разрядную последовательность на подпоследовательности (циклы). При этом в каждом цикле количество единичных бит равно количеству нулевых бит, кроме последнего цикла, на основании которого определяется общее соотношение между количеством единичных и нулевых бит во входной последовательности.

В предлагаемом устройстве детектируются циклы кумулятивных сумм, проводится подсчет таких циклов, а также осуществляется подсчет нахождения кумулятивных сумм в каждом из К положительных и отрицательных состояний (отклонении) в каждом цикле и суммарное количество нахождения в каждом из К состояний для всей входной последовательности.

На фиг. 2 приведен пример вычисления кумулятивных сумм для входной N=16 разрядной последовательности и отмечены К=3 отрицательных и К=3 положительных отклонений (состояний): -3, -2, -1,+1,+2,+3. Точки (биты) пересечения горизонтальной оси (когда текущая сумма равна нулю) делят последовательность на циклы. На графике на фиг. 2 входная N=16 разрядная последовательность делится на четыре цикла. В предлагаемом устройстве проводится выявление циклов и определяется их размерность -количество бит в цикле. Кроме того на третьем триггере TRB 10 фиксируется значение первого бита в цикле, который указывает на направление (наклон) пересечения горизонтальной оси (нулевая сумма) - при единичном бите TRB=1 цикл размещается в положительной области графика, а при нулевом TRB=0 - в отрицательной области.

На внешний вход данных ID последовательно разряд за разрядом поступают биты входной последовательности данных размерностью N, которые далее передаются на D-вход триггера первого бита в цикле TRB 10 и на вход UP направления счета первого счетчика бит СТВ 7. При единичном значении бита ID=1 осуществляется увеличение (UP=1 - инкремент, суммирование) значения счетчика СТВ 7, а при нулевом значении бита ID=0 - уменьшение (UP=0 - декремент, вычитание).

В предлагаемом устройстве вычисление кумулятивной суммы осуществляется на первом реверсивном счетчике бит СТВ 7, счет числа бит в цикле осуществляется на третьем счетчике интервала CTI 12, а счет числа циклов осуществляется на втором счетчике СТС 11. Флаг F0 нулевого состояния первого реверсивного счетчика бит СТВ 7 (когда значение кумулятивной суммы равно нулю) формируется на выходе элемента ИЛИ-НЕ (NOR) 8. Значения числа бит в цикле с выхода счетчика интервала CTI 12 и значение с триггера первого бита в цикле TRB 10 последовательно записываются в первый 13 выходной буфер ОВ1 при единичном значении флага записи цикла FW1=1.

Текущее значение кумулятивных сумм (состояние) с выхода первого реверсивного счетчика бит СТВ 7 преобразуется в унитарный код «1 из К» на первом дешифраторе DC 14 для положительных состояний и на втором дешифраторе DC 15 для отрицательных состояний (текущая кумулятивная сумма для нормализованной последовательности отрицательная - меньше нуля). Счет количества нахождений в каждом из К состояний (отклонении) в каждом цикле осуществляется для положительной области в третьей группе счетчиков 18₁, ..., 18_К и для отрицательной области в четвертой группе счетчиков 19₁, ..., 19_К. Суммарное количество нахождений в каждом из К состоянии для всей входной последовательности осуществляется для положительной области в первой группе счетчиков 16_i, ..., 16_К и для отрицательной области во второй группе счетчиков 17₁, ..., 17_К. При этом нулевой выход первого DC 14 дешифратора не используется - не осуществляется счет нахождений в нулевых состояниях, так как их суммарное количество соответствует количеству циклов во входной последовательности.

Значения количества нахождений в каждом из К состояний положительной и отрицательной областей по циклам записываются во второй 20 выходной буфер ОВ2 при единичном значении флага записи отклонений FW2=1. Суммарное количество нахождения в каждом из К состояний положительной и отрицательной областей для всей входной последовательности последовательно выдается на группу внешних выходов сумм отклонений QSA: сначала для отрицательной области, начиная с «-К»-го состояния до «-1»-го состояния, а затем для положительной области, начиная с «+К» состояния до «+1»-го состояния - выдача значений осуществляется последовательной передачей между счетчиками первой 16_i, ..., 16_К и второй 17₁, ..., 17_К групп при единичном значении на внешнем входе выдачи сумм отклонений IUL=1.

Перед началом работы в начальное нулевое состояние устанавливаются триггеры и счетчики, а также устанавливаются начальные нулевые адреса в первом ОВ1 и втором ОВ2 выходных буферах.

Устройство начинает работать после подачи единичного сигнала пуска START=1, по которому в единичное состояние устанавливается первый RS-триггер 1 пуска-останова TSS=1 и далее на втором такте устанавливается в единичное состояние второй триггер 2 TZ=1, на котором осуществляется задержка сигнала START=1 на один такт, для запрета на втором такте формирования единичных значений внутренних флагов записи FW1 и FW2.

На внешний вход данных ID биты начинают поступать на втором такте, после сигнала START=1, и далее поступают в каждом такте IС. Данные с входа ID поступают на вход направления счета UP счетчика бит СТВ 7 и на D-вход триггера первого бита в цикле TRB 10. На следующих тактах осуществляется реверсивный счет на первом счетчике бит СТВ 7, в зависимости от значения входного бита ID, и счет бит на счетчике интервала CTI 12. При этом значение кода с выхода счетчика бит СТВ 7 преобразуется в унитарные коды «1 из К» на первом DC 14 и втором DC 15 дешифраторах, которые соответствуют соответствующему отклонению (состоянию) суммы. Поэтому на каждом такте осуществляется счет в соответствующем счетчике из первой или второй и третьей или четвертой групп. После ввода последнего N-гo разряда входного двоичного числа на следующем такте задается единичный сигнал остановки STOP=l.

При формировании единичного значения флага F0=1 нулевого состояния первого реверсивного счетчике бит СТВ 7 и единичных состояниях первого TSS=1 и второго TZ=1 триггеров формируется единичные значения флага записи цикла FW1=1 на выходе второго элемента ИЛИ 6 и флага записи отклонения FW2=1 на выходе первого элемента ИЛИ 5. При этом в счетчике интервала CTI 12 будет установлено значение количества бит в текущем цикле (интервале).

По флагу записи цикла FW1=1 проводится увеличение (счет) циклов на втором счетчике СТС 11 и запись в первый 13 выходной буфер ОВ1 - значений с выхода счетчика интервала CTI 12 и триггера первого бита в цикле TRB 10. Одновременно по единичному значению флага записи цикла FW1=1 осуществляется загрузка кода «1» в третий счетчик интервала CTI 12.

По флагу записи отклонений FW2=1 осуществляется запись во второй 20 выходной буфер ОВ2 - значений с выходов третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков - отклонений сумм в текущем цикле. Кроме того по флагу записи отклонений FW2=1 устанавливаются в нулевое состояние счетчики третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп.

На следующих тактах осуществляется детектирование следующих циклов во входной последовательности и при их выявлении выполняется запись размерности циклов со счетчика интервала CTI 12 и первого бита в цикле с триггера TRB 10 в первый 13 выходной буфер ОВ1. Если в последнем цикле кумулятивная сумма не равна нулю (количество единиц не равно количеству нулей), при этом установлено нулевое значение флага F0=0, то формирование единичного значения флага записи цикла FW1=1 на выходе первого элемента ИЛИ 6 осуществляется по единичному сигналу остановки STOP=l, по которому осуществляется запись в первый 13 выходной буфер ОВ1 значений для последнего цикла.

Кроме того в устройстве осуществляется оценка соотношения между количеством единичных бит и количеством нулевых бит. Для этого в последнем цикле входной последовательности анализируются значения флага F0 нулевого состояния первого реверсивного счетчике бит СТВ 7 и третьего триггера первого бита в цикле TRB 10, которые по единичному сигналу остановки STOP=l записываются в регистр флага RF 9 и формируются соответствующие внешние флаги устройства - флаг FEQ «равенства нулевых и единичных бит» и флаг FG1 «единиц больше нулей». Соотношения между количеством единичных и нулевых бит, в зависимости от установленных флагов, следующие:

Кроме того осуществляется задержка сигнала остановки STOP=l на один такт - импульс формируется на выходе первого элемента И 3 (флаг конца последовательности FE2), по которому осуществляется запись количества отклонений для последнего цикла во второй 20 выходной буфер ОВ2.

После сигнала остановки STOP=l при задании единичного значения на внешнем входе выдачи сумм отклонений IUL=1 осуществляется последовательная выдача на группу внешних выходов сумм отклонений QSA суммарного количество нахождения в каждом из К состояний для всей входной последовательности.

Предлагаемое устройство работает следующим образом.

На фиг. 2 приведен график отклонений от нуля вычисляемых кумулятивных сумм для входной N=16 разрядной последовательности для К=3 отрицательных и К=3 положительных состояний: -3, -2, -1,+1,+2,+3. На фиг. 3 приведена временная диаграмма устройства.

Перед началом работы в начальное нулевое состояние устанавливаются - триггеры TSS 1, TZ 2 и TRB 10, счетчики СТВ 7, СТС 11 и CTI12, регистр RF 9, группы счетчиков 16_i, ..., 16_К, 17₁, ..., 17_К, 18₁, ..., 18_К, 19₁, ..., 19_К, а также устанавливаются начальные нулевые адреса в первом 13 и втором 20 выходных буферах. При этом формируется единичное значение флага F0=1 нулевого состояния счетчика бит СТВ 7 на выходе элемента ИЛИ-НЕ 8.

Работа устройства для каждой входной последовательности начинается после подачи единичного сигнала START=1. При этом по фронту тактового сигнала IС (такт 2 на фиг. 3) в единичное состояние устанавливается первый RS-триггер 1 пуска-останова TSS=1, по которому на следующих тактах IС разрешается работа реверсивного счетчика бит СТВ 7 и счетчика интервала CTI 12. В такте 3 в единичное состояние переключается второй 2 триггер задержки TZ=1, по которому на следующих тактах IС разрешается формирование внутренних флага конца цикла FE1 на выходе второго элемента И 4 и флага конца последовательности FE2 на выходе первого элемента И 3 с инверсным входом.

В такте 3 при единичном значении ID=1 (фиг. 3) на входе данных, первого бита входной последовательности заданное в такте 2, осуществляется увеличение на единицу счетчиков бит СТВ=1 и интервала СТI=1. Одновременно в такте 3, так как было установлено единичное значение флага F0=1 нулевого состояния счетчика бит СТВ 7, при значении ID=1, также в единичное состояние устанавливается третий триггер 10 первого бита цикла TRB=1. Далее в такте 4 по значению кода со счетчика бит СТВ=1 единичное значение формируется на первом выходе первого дешифратора DC 14, по которому осуществляется увеличение (счет) в первых счетчиках 16₁ и 18₁ соответствующих групп.

Кроме того в такте 4 при единичном значении ID=1, для второго входного бита, также осуществляется счет в счетчиках и устанавливаются коды: СТВ=2 и СТI=2. При этом запрещен прием в третий триггер TRB 10, так как в такте 3 при значении счетчика СТВ=1 установился нулевой флаг F0=0 (такт 3). На графике фиг. 2 для второго бита отмечено отклонение кумулятивной суммы на «+2». Кроме того по значению кода со счетчика бит СТВ=2 единичное значение формируется на втором выходе первого дешифратора DC 14, по которому осуществляется увеличение (счет) во вторых счетчиках 16₂ и 18₂ соответствующих групп и устанавливаются соответствующие значения в группах 16[011]и 18[011].

В такте 4 также поступает нулевое значение ID=0 третьего бита входной последовательности, по которому в такте 5 осуществляется вычитание (декремент) в счетчике бит СТВ=1 и увеличение счетчика интервала СТI=3. При этом по значению кода со счетчика бит СТВ=1 единичное значение формируется на первом выходе первого дешифратора DC 14, по которому осуществляется увеличение (счет) в первых счетчиках 16₁ и 18₁ соответствующих групп и устанавливаются соответствующие значения в группах 16[012] и 18[012].

Аналогично для четвертого бита задается нулевое значение ID=0, по которому в такте 6 устанавливаются коды: СТВ=0 и СТI=4. Одновременно при нулевом состоянии счетчика бит СТВ=0 на выходе элемента ИЛИ-НЕ 8 формируется единичное значение внутреннего флага F0=1, которое соответствует нулевой текущей кумулятивной сумме -выявлен первый цикл размерностью четыре бита, значение которого установлено на счетчике 12 интервала СТI=4. При нулевом коде счетчика бит СТВ=0 единичный код устанавливается на нулевом выходе первого дешифратора DC 14, который не используется, поэтому нет счета в группах счетчиков.

Далее также в такте 6 формируется единичный флаг конца цикла FE1=1, по которому далее формируется единичный флаг записи цикла FW1=1, по которому разрешается работа первого 13 выходного буфера ОВ1, в который в такте 7 по нулевому адресу записывается код ОВ1(А0)=1_4 - единичное значение первого бита цикла с триггера TRB=1 и значение кода с выхода счетчика интервала СТI=4. Одновременно по флагу FW1=1 осуществляется увеличение (счет) кода в счетчике количества циклов СТС=1. Одновременно в такте 6 формируется единичный флаг записи отклонений FW2=1 на выходе первого элемента ИЛИ 5, по которому разрешается работа второго 20 выходного буфера ОВ2, в который также в такте 7 для первого цикла по нулевому адресу записывается код ОВ2(А0)=012 000 - значения кодов с выходов соответственно третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков, которые означают, что кумулятивная сумма принимала один раз состояние «+2» и два раза состояние «+1».

Одновременно в такте 6 поступает нулевое значение ID=0 пятого бита входной последовательности, по которому в такте 7 осуществляется вычитание (декремент) в счетчике бит CTB=F (код 1111 для четырехразрядного счетчика или состояние «-1») и в нулевое состояние устанавливается третий триггер 10 первого бита цикла TRB=0, так как в такте 6 было установлено единичное значение флага F0=1. При значении TRB=0 запрещается работа первого дешифратора DC 14 и разрешается работа второго дешифратора DC 15. Поэтому в такте 7 по значению кода со счетчика бит CTB=F, которое передается на инверсные входы второго дешифратора DC 15, единичное значение формируется на нулевом выходе DC 15, по которому осуществляется увеличение (счет) в первых счетчиках 17₁ и 19₁ соответствующих групп и устанавливаются соответствующие значения в группах 17[001] и 19[001].

Единичное значение флага FW1=1 также поступает на вход L разрешения записи в счетчик интервала CTI, по которому в такте 7 осуществляется загрузка кода «1» в счетчик интервалов СТI=1. На графике фиг. 2 для пятого бита отмечено отклонение кумулятивной суммы на «-1». Кроме того в такте 7 по единичному значению флага FW2=1 в нулевое состояние устанавливаются счетчики 18₁,..., 18_К третьей группы.

В такте 8 по входному единичному значению ID=1 для шестого бита входной последовательности осуществляется счет в счетчике интервала СТI=2 и инкремент (увеличение) в счетчике бит СТВ 7 и устанавливается нулевое состояние СТВ=0 - нулевая кумулятивная сумма, т.е. выявлен второй цикл размерностью два бита и первый бит цикла нулевой TRB=0. Данные значения в такте 9 записываются в первый 13 выходной буфер ОВ1 по первому адресу ОВ1(А1)=0_2, а также увеличивается счетчик количества циклов СТС=2. Одновременно для второго цикла в такте 9 во второй 20 выходной буфер ОВ2 по первому адресу записывается код ОВ2(А1)=000 001 - значения кодов с выходов соответственно третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков, которые означают, что кумулятивная сумма принимала один раз состояние «-1». Кроме того в такте 9 по единичному значению флага FW2=1 в нулевое состояние устанавливаются счетчики 19₁, ..., 19_К третьей группы.

Следующий третий цикл выявлен на такте 12 для входных данных ID=0011 (седьмого - десятого входных бит) для которых в такте 13 в первый 13 выходной буфер ОВ1 по второму адресу записываются коды ОВ1(А2)=0_4 и увеличивается счетчик количества циклов СТС=3. При этом для третьего цикла также осуществлялся счет отрицательных состояний во второй 17₁, ..., 17_К и четвертой 19₁, ..., 19_К группах счетчиков, в которых устанавливаются коды 17[013] и 19[012] и в такте 13 во второй 20 выходной буфер ОВ2 по второму адресу записывается код ОВ2(А2)=000 012 - значения кодов с выходов соответственно третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков, которые означают, что кумулятивная сумма принимала один раз состояние «-2» и два раза состояние «-1».

Далее для следующих шести входных бит, с одиннадцатого до шестнадцатого бита, на внешний вход данных ID в тактах 12-17 последовательно поступает код ID=110110. Отклонения кумулятивной суммы от нуля приведены в положительной области графика на фиг. 2. Аналогично приведенному выше алгоритму осуществляется работа триггера первого бита цикла TRB 10 и счетчиков СТВ 7 и CTI 12. Поэтому в такте 18 устанавливаются коды - TRB=1, СТВ=2 и СТI=6.

Одновременно в такте 18 поступает единичный сигнал останова STOP=l, по которому в нулевое состояние переключается RS-триггер 1 пуска-останова TSS=0. Кроме того по единичному сигналу STOP=l формируется единичный флаг записи цикла FW1=1, по которому разрешается работа первого 13 выходного буфера ОВ1, в который в такте 19 по третьему адресу записывается код ОВ1(А3)=1_6 - единичное значение для первого бита четвертого цикла с триггера TRB=1 и значение кода с выхода счетчика интервала СТI=6. При этом четвертый цикл кумулятивных сумм не пересекает нулевое значение - общая кумулятивная сумма для N=16 разрядной входной последовательности равна значению 2. Одновременно по флагу FW1=1 осуществляется увеличение кода в счетчике циклов СТС=4. Одновременно по единичному сигналу STOP=l разрешается запись в регистр флагов RF 9 соответствующих значений флага нулевого состояния F0=0 и с выхода триггера первого бита цикла TRB=1. Поэтому формируются внешние флаги: нулевое значение флага равенства нулевых и единичных бит FEQ=0 и единичное значение флага «единиц больше нулей» FG1=1.

Кроме того в такте 19 в первой - четвертой группах счетчиков устанавливаются следующие коды: 16[144], 17[013], 18[132] и 19[000]. Также в такте 19 на выходе первого элемента И 3 формируется единичное значение внутреннего флага конца последовательности FE2=1, по которому на выходе первого элемента ИЛИ 5 формируется единичное значение флага записи отклонений FW2=T, по которому разрешается работа второго 20 выходного буфера ОВ2 и в такте 20 по третьему адресу записывается код ОВ2(А3)=132 000 - значения кодов с выходов соответственно третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков, которые означают, что кумулятивная сумма принимала один раз состояние «+3», три раза состояние «+2» и два раза состояние «+1».

После сигнала остановки STOP=l в тактах 20-25 задается единичное значение на внешнем входе выдачи сумм отклонений IUL=1. При этом осуществляется последовательная выдача на группу внешних выходов сумм отклонений QSA суммарного количества нахождения в каждом из К состояний для всей входной последовательности с выходов второй 17₁, ..., 17_К и первой 16_i, ..., 16_К групп счетчиков, начиная с К-х элементов. В такте 20 на выходах QSA устанавливается нулевой код, который означает отсутствие нахождений в состоянии «-3», в такте 21 устанавливается код «1» -кумулятивная сумма один раз была в состоянии «-2» и далее код «3» - три раза в состоянии в такте 23 код «1» - один раз в состоянии «+3» и далее код «4» - четыре раза в состоянии «+2», код «4» - четыре раза в состоянии «+1».

Таким образом, для входной N=16 разрядной входной последовательности данных, содержащей девять единичных бит и семь нулевых бит, приведенной на фиг. 2-3, выявлено четыре цикла QC=4, для которых соответствующие значения первых бит цикла и размерности циклов записаны в первый 13 выходной буфер ОВ1 по четырем адресам ОВ1(А0),..., ОВ1(А3), определено соотношение - количество единиц (9) больше количества нулей (7), поэтому сформированы значения внешних флагов FEQ=0 и FG1=1, а также во второй 20 выходной буфер ОВ2 по четырем адресам ОВ2(А0),..., ОВ2(А3) для каждого цикла записано количество нахождения кумулятивных сумм в соответствующих состояниях.

Считывание результатов на группу внешних выходов параметров цикла QB из первого 13 выходного буфера ОВ1 выполняется под управлением по первой внешней шине управления обменом ЕO1 и результатов на группу внешних выходов отклонений QS из второго 20 выходного буфера ОВ2 выполняется под управлением по второй внешней шине управления обменом ЕO2. При реализации выходных буферов ОВ1 и ОВ2 в виде двухпортовой памяти FIFO, обмен можно выполнять в процессе вычисления кумулятивных сумм с учетом значений соответствующих флагов «Буфер пуст» FZ1, FZ2 и «Буфер заполнен» FF1, FF2.

Предлагаемое устройство может быть применено для аппаратной реализации статистических тестов, разработанных лабораторией информационных технологий Национального института стандартов и технологий (NIST, США), целью которых является определение меры случайности двоичных последовательностей, порожденных генераторами случайных чисел. В частности, предлагаемое устройство реализует тесты кумулятивных сумм и произвольных отклонений, в которых определяется сумма нормализованной последовательности и осуществляется подсчет циклов и отклонений в состояниях циклов, а также реализуется частотный побитовый тест, который заключается в определении соотношения между нулями и единицами во всей двоичной последовательности.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство решает поставленную задачу и соответствует заявляемому техническому результату - реализация возможности вычисления кумулятивных сумм, детектирование и подсчет циклов отклонения сумм от нуля, а также подсчет количества отклонений по состояниям и определение соотношения между количеством единичных и нулевых бит во входной последовательности.

Claims

Устройство для вычисления отклонений кумулятивных сумм и определение их количества в двоичной последовательности содержит внешние входы данных ID и выдачи сумм отклонений IUL, группы внешних выходов количества циклов QC, параметров цикла QB, отклонений QS и сумм отклонений QSA, первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент И с инверсным входом 3, второй элемент И 4, первый 5 и второй 6 элементы ИЛИ, первый реверсивный счетчик бит СТВ 7, элемент ИЛИ-НЕ 8, регистр флагов RF 9, третий триггер первого бита цикла TRB 10, второй счетчик количества циклов СТС 11, третий счетчик интервала CTI 12, первый 13 выходной буфер ОВ1, первый 14 и второй 15 дешифраторы DC, первую 16₁, ..., 16_К, вторую 17₁, ..., 17_К, третью 18₁, ..., 18_К и четвертую 19₁, ..., 19_К группы счетчиков (где К - количество положительных и отрицательных отклонений (состояний) кумулятивных сумм) и второй 20 выходной буфер ОВ2,
а также введены внешние входы тактового сигнала IС, пуска устройства START и остановки устройства STOP, внутренние флаг F0 нулевого состояния счетчика бит СТВ 7, флаг FE1 конца цикла, флаг FE2 конца последовательности, флаг FW1 записи цикла и флаг FW2 записи отклонений, первая ЕO1 и вторая ЕO2 внешние шины управления обменом, внешние первый FF1 и второй FF2 флаги «Буфер заполнен», первый FZ1 и второй FZ2 флаги «Буфер пуст», флаг FEQ «равенства нулевых и единичных бит» и флаг FG1 «единиц больше нулей»,
причем внешний тактовый вход устройства 1С соединен с входами синхронизации С первого RS-триггера пуска-останова TSS 1, второго триггера задержки TZ 2, первого реверсивного счетчика бит СТВ 7, регистра флагов RF 9, третьего триггера первого бита цикла TRB 10, второго счетчика количества циклов СТС 11, третьего счетчика интервала CTI 12, первого 13 выходного буфера ОВ1, первой 16₁, ..., 16_К, второй 17₁, ...,17_К, третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков и второго 20 выходного буфера ОВ2,
внешний вход пуска устройства START соединен с входом S синхронной установки в единичное состояние первого RS-триггера пуска-останова TSS 1,
внешний вход остановки устройства STOP соединен с входом R синхронной установки в нулевое состояние первого RS-триггера пуска-останова TSS 1, а также соединен со вторым входом второго элемента ИЛИ бис входом СЕ разрешения работы регистра флагов RF 9,
причем прямой выход первого RS-триггера пуска-останова TSS 1 соединен с входами СЕ разрешения работы первого реверсивного счетчика бит СТВ 7 и третьего счетчика CTI 12, а также соединен с первым инверсным входом первого элемента И 3, с первым входом второго элемента И 4, со вторыми прямыми входами Е разрешения работы первого 14 и второго 15 дешифраторов DC и с входом S синхронной установки в единичное состояние второго триггера задержки TZ 2, выход которого соединен со вторым прямым входом первого элемента И 3 и со вторым входом второго элемента И 4, выход которого является внутренним флагом FE1 конца цикла и соединен со вторым входом первого элемента ИЛИ 5 и с первым входом второго элемента ИЛИ 6, выход которого является внутренним флагом FW1 записи цикла и соединен с входами СЕ разрешения работы второго счетчика количества циклов СТС 11 и первого 13 выходного буфера ОВ1, а также соединен с входом L разрешения записи третьего счетчика интервала CTI 12, а выход первого элемента И 3 является внутренним флагом FE2 конца последовательности и соединен с входом R синхронной установки в нулевое состояние второго триггера задержки TZ 2 и с первым входом первого элемента ИЛИ 5, выход которого является внутренним флагом FW2 записи отклонений и соединен с входами R синхронной установки в нулевое состояние третьей 18₁, ..., 18_К и четвертой 19₁, ..., 19_К групп счетчиков и соединен с входом СЕ разрешения работы второго 20 выходного буфера ОВ2,
внешний вход данных ID соединен с входом UP направления счета первого реверсивного счетчика бит СТВ 7 и с D-входом третьего триггера первого бита цикла TRB 10, выход которого соединен со вторым D-входом регистра флагов RF 9, с первым D-входом первого 13 выходного буфера ОВ1, с первым прямым входом Е разрешения работы первого дешифратора DC 14 и с первым инверсным входом Е разрешения работы второго дешифратора DC 15,
кроме того группа выходов первого реверсивного счетчика бит СТВ 7 соединена с прямыми адресными входами первого 14 и инверсными адресными входами второго 15 дешифраторов DC и с соответствующими входами элемента ИЛИ-НЕ 8, инверсный выход которого является внутренним флагом F0 нулевого состояния счетчика бит СТВ и соединен с третьим входом второго элемента И 4, с первым D-входом регистра флагов RF 9 и с входом СЕ разрешения работы третьего триггера первого бита цикла TRB 10,
причем набор двоичного кода «1» задан на группу D-входов третьего счетчика интервала CTI 12, группа выходов которого соединена со второй группой D-входов первого 13 выходного буфера ОВ1, который также подключен к внешней первой шине ЕO1 управления обменом, а соответствующие выходы первого 13 выходного буфера ОВ1 являются группой внешних выходов параметров цикла QB и соответствующими внешними флагами «Буфер заполнен» FF1 и «Буфер пуст» FZ1,
кроме того выходы регистра флагов RF 9 являются внешними флагами соответственно «равенства нулевых и единичных бит» FEQ и «единиц больше нулей» FG1, а группа выходов второго счетчика СТС 11 является группой внешних выходов количества циклов ОС,
причем выходы первого дешифратора DC 14, начиная с первого выхода до К-го выхода, соединены с входами СЕ разрешения работы одноименных счетчиков первой 16₁, ...,16_К и третьей 18₁, ...,18_К групп, а выходы второго дешифратора DC 14, начиная с нулевого выхода до (K-l)-ro выхода, соединены с входами СЕ разрешения работы соответственно счетчиков второй 17₁, ..., 17_К и четвертой 19₁, ..., 19_К групп, начиная с первого счетчика до К-го счетчика,
кроме того внешний вход выдачи сумм отклонений IUL соединен с входами L разрешения записи счетчиков первой 16₁, ..., 16_К и второй 17₁, ..., 17_К групп, а в первой группе счетчиков 16₁, ..., 16_К на группу D-входов первого счетчика 16₁ задан нулевой код «0», а группы D-входов счетчиков, начиная со второго I6₂ счетчика до К-го счетчика 16_К, подключены к выходам предыдущих счетчиков первой группы, начиная с первого 16₁ счетчика до (K-l)-гo счетчика 16_(К-1), а выходы К-го счетчика 16к соединены с группой D-входов первого счетчика 17₁ из второй группы счетчиков 17₁, ..., 17_К, в которой группы D-входов счетчиков, начиная со второго 17₂ счетчика до К-го счетчика 17_К, подключены к выходам предыдущих счетчиков второй группы, начиная с первого 17₁ счетчика до (K-l)-гo счетчика 17_(К-1), а группа выходов К-го счетчика 17_К является группой внешних выходов сумм отклонений QSА,
причем выходы третьей 18₁, ...,18_К и четвертой 19₁, ..., 19_К групп счетчиков соединены с соответствующими группами D-входов второго 20 выходного буфера ОВ2, который также подключен к внешней второй шине ЕO2 управления обменом, а соответствующие выходы второго 20 выходного буфера ОВ2 являются группой внешних выходов отклонений QS и соответствующими внешними флагами «Буфер заполнен» FF2 и «Буфер пуст» FZ2.