[go: up one dir, main page]

RU2731838C1 - Защитная схема, подложка матрицы и панель отображения - Google Patents

Защитная схема, подложка матрицы и панель отображения Download PDF

Info

Publication number
RU2731838C1
RU2731838C1 RU2018136204A RU2018136204A RU2731838C1 RU 2731838 C1 RU2731838 C1 RU 2731838C1 RU 2018136204 A RU2018136204 A RU 2018136204A RU 2018136204 A RU2018136204 A RU 2018136204A RU 2731838 C1 RU2731838 C1 RU 2731838C1
Authority
RU
Russia
Prior art keywords
thin film
film transistor
electrically connected
electrode
subcircuit
Prior art date
Application number
RU2018136204A
Other languages
English (en)
Inventor
Сюэгуан ХАО
Юн ЦЯО
Синьинь У
Original Assignee
Боэ Текнолоджи Груп Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Боэ Текнолоджи Груп Ко., Лтд. filed Critical Боэ Текнолоджи Груп Ко., Лтд.
Application granted granted Critical
Publication of RU2731838C1 publication Critical patent/RU2731838C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/033—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor
    • G06F3/038—Control and interface arrangements therefor, e.g. drivers or device-embedded control circuitry
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/931—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the dispositions of the protective arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0245—Clearing or presetting the whole screen independently of waveforms, e.g. on power-on
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0257—Reduction of after-image effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Изобретение относится к области технологии дисплеев. Технический результат заключается в предотвращении отказа функции отображения жидкокристаллической панели отображения. Предусмотрены защитная схема, подложка матрицы и панель отображения. Защитная схема включает в себя: подсхему управления, имеющую первый конец, электрически подключенный к контакту ввода напряжения, и второй конец, выполненный с возможностью вывода сигнала общего напряжения, подаваемого с контакта ввода напряжения; и разрядную подсхему, имеющую первый конец, электрически подключенный ко второму концу подсхемы управления, и второй конец, электрически подключенный к по меньшей мере одной линии данных. Разрядная подсхема высвобождает электрические заряды по меньшей мере одной линии данных под управлением сигнала общего напряжения, подаваемого от подсхемы управления. 3 н. и 8 з.п. ф-лы, 6 ил.

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУ
По данной заявке испрашивается приоритет китайской патентной заявки CN201710364479.0 поданной 22 мая 2017 г., раскрытие которой, таким образом, включено посредством ссылки в полном объеме.
ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ
Настоящее изобретение относится к области технологии дисплеев и, в частности, к защитной схеме, подложке матрицы и панели отображения.
УРОВЕНЬ ТЕХНИКИ
Когда панель отображения жидкокристаллического дисплея на тонкопленочных транзисторах (TFT-LCD) испытывает перебой в питании, поскольку электрические заряды на линиях данных своевременно не высвобождаются, в панели отображения с высокой степенью вероятности происходит накопление заряда, приводящее к мерцанию отключения. Когда электрические заряды внутри панели отображения накапливаются до определенной степени, происходит электростатический разряд между линиями данных, который может повреждать устройство тонкопленочного транзистора, что приводит к отказу функции отображения жидкокристаллической панели отображения.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Вариант осуществления настоящего изобретения предусматривает защитную схему, подложку матрицы и панель отображения.
Согласно аспекту вариантов осуществления настоящего изобретения, предусмотрена защитная схема для панели отображения, содержащая:
подсхему управления, имеющую первый конец, электрически подключенный к контакту ввода напряжения, и второй конец, выполненный с возможностью вывода сигнала общего напряжения, подаваемого с контакта ввода напряжения; и
разрядную подсхему, имеющую первый конец, электрически подключенный ко второму концу подсхемы управления, и второй конец, электрически подключенный к по меньшей мере одной линии данных;
причем разрядная подсхема высвобождает электрические заряды по по меньшей мере одной линии данных под управлением сигнала общего напряжения, подаваемого от подсхемы управления.
В одном варианте осуществления, подсхема управления дополнительно содержит: первый тонкопленочный транзистор и второй тонкопленочный транзистор; оба первый электрод и затворный электрод первого тонкопленочного транзистора электрически подключены к контакту ввода напряжения, и второй электрод первого тонкопленочного транзистора электрически подключен к первому электроду второго тонкопленочного транзистора; и второй электрод второго транзистора электрически подключен к первому электроду первого тонкопленочного транзистора, и оба первый электрод и затворный электрод второго тонкопленочного транзистора электрически подключены к линии выходного сигнала разрядной подсхемы.
В одном варианте осуществления, линия выходного сигнала содержит множество линий сигнала, соединенных параллельно друг с другом.
В одном варианте осуществления, разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, и каждый третий тонкопленочный транзистор имеет оба первый электрод и затворный электрод, электрически подключенные к линии сигнала, соответствующей ряду, в котором располагается третий тонкопленочный транзистор, из множества линий сигнала, и второй электрод, электрически подключенный к линии данных, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из по меньшей мере одной линии данных.
В одном варианте осуществления, разрядная подсхема дополнительно содержит множество линий распределения заряда, соединенных параллельно друг с другом.
В одном варианте осуществления, разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, и каждый третий тонкопленочный транзистор имеет первый электрод, электрически подключенный к линии распределения заряда, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из множества линий распределения заряда, второй электрод, электрически подключенный к линии данных, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из по меньшей мере одной линии данных, и затворный электрод, электрически подключенный к линии сигнала, соответствующей ряду, в котором располагается третий тонкопленочный транзистор, из множества линий сигнала.
В одном варианте осуществления, разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, каждый третий тонкопленочный транзистор имеет первый электрод, электрически подключенный к линии данных, смежной с первым электродом, из по меньшей мере одной линии данных, второй электрод, электрически подключенный к линии данных, смежной со вторым электродом, из по меньшей мере одной линии данных, и затворный электрод, электрически подключенный к линии сигнала, соответствующей ряду, в котором располагается третий тонкопленочный транзистор, из множества линий сигнала.
В одном варианте осуществления, потенциал множества линий распределения заряда является плавающим потенциалом.
В одном варианте осуществления, первым тонкопленочным транзисторов является тонкопленочный транзистор n-типа или тонкопленочный транзистор p-типа, вторым тонкопленочным транзистором является тонкопленочный транзистор p-типа или тонкопленочный транзистор n-типа, и третьим тонкопленочным транзистором является тонкопленочный транзистор n-типа или тонкопленочный транзистор p-типа.
Согласно другому аспекту вариантов осуществления настоящего изобретения, предусмотрена подложка матрицы, содержащая вышеупомянутую защитную схему, которая обеспечена у контакта ввода сигнала линии сигнала подложки матрицы и/или с противоположной стороны контакта ввода сигнала линии сигнала.
Согласно еще одному аспекту вариантов осуществления настоящего изобретения, предусмотрена панель отображения, содержащая вышеупомянутую подложку матрицы.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Чтобы более наглядно проиллюстрировать технические решения согласно вариантам осуществления настоящего изобретения, чертежи вариантов осуществления будут кратко описаны ниже. Очевидно, что чертежи в нижеследующем описании относятся только к некоторым вариантам осуществления настоящего изобретения и не призваны ограничивать настоящее изобретение.
Фиг. 1 - схема, демонстрирующая структуру защитной схемы согласно варианту осуществления настоящего изобретения;
фиг. 2 - схема, демонстрирующая структуру защитной схемы согласно другому варианту осуществления настоящего изобретения;
фиг. 3 - схема, демонстрирующая структуру защитной схемы согласно еще одному варианту осуществления настоящего изобретения;
фиг. 4 - схема, демонстрирующая защитную схему, обеспеченную на контакте ввода сигнала линии данных, согласно варианту осуществления настоящего изобретения;
фиг. 5 - схема, демонстрирующая защитную схему, обеспеченную на противоположной стороне контакта ввода сигнала линии данных, согласно другому варианту осуществления настоящего изобретения;
фиг. 6 - схема, демонстрирующая защитные схемы, обеспеченные у контакта ввода сигнала линии данных и с противоположной стороны контакта ввода сигнала линии данных, согласно еще одному варианту осуществления настоящего изобретения;
ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ
Для пояснения задач, технических решений и преимуществ вариантов осуществления настоящего изобретения, технические решения согласно вариантам осуществления настоящего изобретения будут наглядно и полностью описаны ниже совместно с чертежами согласно вариантам осуществления настоящего изобретения. Очевидно, что описанные варианты осуществления являются некоторыми из вариантов осуществления настоящего изобретения, и не всеми вариантами осуществления. Все остальные варианты осуществления, полученные специалистами в данной области техники на основании описанных вариантов осуществления настоящего изобретения без применения творческих способностей, находятся в объеме настоящего изобретения.
Если не задано обратное, технические термины или научные термины, используемые в настоящем изобретении следует понимать в обычном значении, признанном специалистами в данной области техники. Слова "первый", "второй" и пр., используемые в настоящем изобретении, не обозначают какой-либо порядок, количество или важность, но используются для различения разных компонентов. Слово "содержащий" или "включающий в себя" и пр., следует понимать в том смысле, что элемент, который располагается до слова, включает в себя элемент(ы), перечисленные после слова и его эквивалентов, и не исключают другого(их) элемент(ов). Слово "подключенный к" или "соединенный с" и пр. не ограничиваются физическими или механическими соединениями, но могут включать в себя электрические соединения, прямые или косвенные. "Верхний", "нижний", "левый", "правый", и т.д. используются только для указания относительного позиционного соотношения, и когда абсолютная позиция объекта, подлежащего описанию, изменяется, относительное позиционное соотношение также может изменяться соответственно.
В настоящем изобретении, тонкопленочный транзистор (TFT) сокращенно обозначается как TFT. Соответственно, первый тонкопленочный транзистор сокращенно обозначается как TFT01, второй тонкопленочный транзистор сокращенно обозначается как TFT02, и третий тонкопленочный транзистор сокращенно обозначается как TFT03. Кроме того, в настоящем изобретении, истоковый электрод и стоковый электрод можно использовать взаимозаменяемо.
Согласно вариантам осуществления настоящего изобретения, предусмотрена защитная схема. Согласно фиг. 1, защитная схема включает в себя подсхему 101 управления и разрядную подсхему 102. Подсхема 101 управления включает в себя TFT01 и TFT02. Оба затворный электрод и истоковый электрод TFT01 электрически подключены к контакту 10 ввода напряжения, и контакт 10 ввода напряжения обеспечивает сигнал общего напряжения. Стоковый электрод TFT01 электрически подключен к истоковому электроду TFT02. Стоковый электрод TFT02 электрически подключен к истоковому электроду TFT01, и оба истоковый электрод и затворный электрод TFT02 электрически подключены к линии 20 выходного сигнала разрядной подсхемы 102. Линия 20 выходного сигнала разрядной подсхемы 102 включает в себя множество линий сигнала, соединенных параллельно друг с другом. TFT01 и TFT02 подсхемы 101 управления выполнены с возможностью вывода сигнала общего напряжения, подаваемого от контакта 10 ввода напряжения в линию 20 выходного сигнала разрядной подсхемы 102.
Разрядная подсхема 102 включает в себя матрицу TFT03, и количество столбцов TFT03 в матрице соответствует количеству линий данных. Стоковый электрод каждого TFT03 в каждом столбце TFT03 электрически подключен к линии данных, соответствующей столбцу, и оба истоковый электрод и затворный электрод TFT03 электрически подключены к линии 20 выходного сигнала разрядной подсхемы 102. TFT03 выполнен с возможностью разряда электрических зарядов на линии данных в линию 20 выходного сигнала разрядной подсхемы 102 под управлением сигнала общего напряжения, подаваемого из подсхемы 101 управления.
Подложка матрицы панели отображения может включать в себя базовую подложку, защитную схему, пиксельный блок и затворную линию и линию данных, сформированную на базовой подложке. Согласно вариантам осуществления настоящего изобретения, линия выходного сигнала разрядной подсхемы в защитной схеме установлена в том же слое, что и затворная линия, причем линия выходного сигнала включает в себя множество линий сигнала, соединенных параллельно друг с другом. Оба затворный электрод и истоковый электрод TFT02 подсхемы управления электрически подключены к линии выходного сигнала. Оба затворный электрод и истоковый электрод TFT03 разрядной подсхемы электрически подключены к линии сигнала, соответствующей ряду, в котором располагается TFT03, из множества линий сигнала, и стоковый электрод TFT03 электрически подключен к линии данных, соответствующей столбцу, в котором располагается TFT03, из линий данных.
Во время отключения питания панели отображения, контакт управления сигналом затворного электрода управляет отключением тонкопленочного транзистора пиксельного блока по затворной линии. В это время, электрические заряды на линии данных не высвобождаются своевременно, и происходит накопление заряда. Поскольку пиксельный блок не может немедленно прекратить работу, панель отображения имеет такие проблемы, как мерцание отключения, повреждение электростатическим разрядом и пр.
Согласно вариантам осуществления настоящего изобретения, оба затворный электрод и истоковый электрод TFT03 разрядной подсхемы 102 электрически подключены к контакту 10 ввода напряжения по линии 20 выходного сигнала разрядной подсхемы и через подсхему 101 управления, тогда как стоковый электрод TFT03 электрически подключен к линии данных. Линия 20 выходного сигнала разрядной подсхемы 102 и контакт 10 ввода напряжения сформированы на базовой подложке подложки матрицы. При условии, что используется защитная схема согласно вариантам осуществления настоящего изобретения, если накопление заряда происходит на линии данных во время отключения питания панели отображения, контакт 10 ввода напряжения обеспечивает сигнал общего напряжения, для включения TFT01 и TFT02 подсхемы 101 управления, и линия 20 выходного сигнала разрядной подсхемы 102 управляется для вывода сигнала общего напряжения, для включения TFT03 разрядной подсхемы 102, и электрические заряды на линии данных высвобождаются в линию 20 выходного сигнала разрядной подсхемы 102 через TFT03. Это позволяет избежать возникновения мерцания и повреждения электростатическим разрядом панели отображения, вследствие невозможности полного и быстрого высвобождения электрических зарядов на линии данных.
Согласно вариантам осуществления настоящего изобретения, TFT01, TFT02 и TFT03 может быть тонкопленочным транзистором n-типа или тонкопленочным транзистором p-типа. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами n-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает высокоуровневый сигнал общего напряжения. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами p-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает низкоуровневый сигнал общего напряжения.
Согласно вариантам осуществления настоящего изобретения, предусмотрена защитная схема. Согласно фиг. 2, защитная схема включает в себя подсхему 101 управления и разрядную подсхему 102. Подсхема 101 управления включает в себя TFT01 и TFT02. Оба затворный электрод и истоковый электрод TFT01 электрически подключены к контакту 10 ввода напряжения, и контакт 10 ввода напряжения обеспечивает сигнал общего напряжения. Стоковый электрод TFT01 электрически подключен к истоковому электроду TFT02. Стоковый электрод TFT02 электрически подключен к истоковому электроду TFT01, и оба стоковый электрод и затворный электрод TFT02 электрически подключены к линии 20 выходного сигнала разрядной подсхемы 102. Линия 20 выходного сигнала разрядной подсхемы 102 включает в себя множество линий сигнала, соединенных параллельно друг с другом. TFT01 и TFT02 выполнены с возможностью вывода сигнала общего напряжения в линию 20 выходного сигнала разрядной подсхемы 102 под управлением сигнала общего напряжения, подаваемого от контакта 10 ввода напряжения.
Разрядная подсхема 102 включает в себя матрицу TFT03, и количество столбцов TFT03 в матрице соответствует количеству линий данных. Стоковый электрод каждого TFT03 электрически подключен к линии данных, соответствующей столбцу, в котором располагается TFT, и затворный электрод TFT03 электрически подключен к линии 20 сигнала, соответствующей ряду, в котором располагается TFT03, из множества линий 20 сигнала. Разрядная подсхема 102 дополнительно включает в себя множество линий 30 распределения заряда, соединенных параллельно друг с другом, истоковый электрод каждого из TFT03 электрически подключен к линии 30 распределения заряда, соответствующей столбцу, в котором располагается TFT03, из линий 30 распределения заряда. TFT03 выполнены с возможностью разряда электрических зарядов на линии данных в линии 30 распределения заряда под управлением сигнала общего напряжения, выводимого подсхемой 101 управления.
Подложка матрицы панели отображения может включать в себя базовую подложку, защитную схему, пиксельный блок и затворную линию и линию данных, сформированную на базовой подложке. Согласно вариантам осуществления настоящего изобретения, линия 20 выходного сигнала разрядной подсхемы в защитной схеме установлена в том же слое, что и затворная линия, и линия 30 распределения заряда установлена в том же слое, что и линия данных. Линия 20 выходного сигнала включает в себя множество линий сигнала, соединенных параллельно друг с другом, и оба затворный электрод и истоковый электрод TFT02 подсхемы управления электрически подключены к линии выходного сигнала. Истоковый электрод TFT03 разрядной подсхемы электрически подключен к линии данных, затворный электрод TFT03 электрически подключен к линии сигнала, и стоковый электрод TFT03 электрически подключен к линии 30 распределения заряда.
Во время отключения питания панели отображения, контакт управления сигналом затворного электрода управляет отключением тонкопленочного транзистора пиксельного блока по затворной линии. В это время, электрические заряды на линии данных не высвобождаются своевременно, и происходит накопление заряда. Поскольку пиксельный блок не может немедленно прекратить работу, панель отображения имеет такие проблемы, как мерцание отключения, повреждение электростатическим разрядом и пр.
Согласно вариантам осуществления настоящего изобретения, затворный электрод TFT03 разрядной подсхемы 102 электрически подключен к контакту 10 ввода напряжения по линии 20 выходного сигнала разрядной подсхемы 102 и через подсхему 101 управления, и стоковый электрод TFT03 электрически подключен к линии данных, и истоковый электрод TFT03 электрически подключен к линии 30 распределения заряда. Линия 20 выходного сигнала и линия 30 распределения заряда разрядной подсхемы 102 и контакт 10 ввода напряжения сформированы на базовой подложке подложки матрицы. При условии, что используется защитная схема согласно вариантам осуществления настоящего изобретения, если накопление заряда происходит на линии данных во время отключения питания панели отображения, контакт 10 ввода напряжения обеспечивает сигнал общего напряжения, для включения TFT01 и TFT02 подсхемы 101 управления, и линия 20 выходного сигнала разрядной подсхемы 102 выводит сигнал общего напряжения, для включения TFT03 разрядной подсхемы 102, и электрические заряды на линии данных высвобождаются в линию 30 распределения заряда разрядной подсхемы 102 через TFT03. Это позволяет избежать возникновения мерцания и повреждения электростатическим разрядом панели отображения, вследствие невозможности полного и быстрого высвобождения электрических зарядов на линии данных.
Согласно варианту осуществления настоящего изобретения, TFT01, TFT02 и TFT03 может быть тонкопленочным транзистором n-типа или тонкопленочным транзистором p-типа. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами n-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает высокоуровневый сигнал общего напряжения. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами p-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает низкоуровневый сигнал общего напряжения.
Согласно вариантам осуществления настоящего изобретения, предусмотрена защитная схема. Согласно фиг. 3, защитная схема включает в себя подсхему 101 управления и разрядную подсхему 102. Подсхема 101 управления включает в себя TFT01 и TFT02. Оба затворный электрод и истоковый электрод TFT01 электрически подключены к контакту 10 ввода напряжения, и контакт 10 ввода напряжения обеспечивает сигнал общего напряжения. Стоковый электрод TFT01 электрически подключен к истоковому электроду TFT02. Стоковый электрод TFT02 электрически подключен к истоковому электроду TFT01. Оба истоковый электрод и затворный электрод TFT02 электрически подключены к линии 20 выходного сигнала разрядной подсхемы 102. Линия 20 выходного сигнала разрядной подсхемы 102 включает в себя множество линий сигнала, соединенных параллельно друг с другом. TFT01 и TFT02 выполнены с возможностью вывода сигнала общего напряжения в линию 20 выходного сигнала разрядной подсхемы 102 под управлением сигнала общего напряжения, подаваемого от контакта 10 ввода напряжения.
Разрядная подсхема 102 включает в себя матрицу TFT03, и количество столбцов TFT03 в матрице соответствует количеству линий данных. Оба истоковый электрод и стоковый электрод TFT03 электрически подключены к соседствующим с ними линиям данных, соответственно, и затворный электрод TFT03 электрически подключен к линии сигнала, соответствующей ряду, в котором располагается TFT03, из множества линий сигнала. TFT03 выполнен с возможностью нейтрализации положительные и отрицательные заряды на соседних линиях данных под управлением сигнала общего напряжения, выводимого подсхемой 101 управления.
Подложка матрицы панели отображения включает в себя базовую подложку, защитную схему, пиксельный блок и затворную линию и линию данных, сформированную на базовой подложке. Согласно вариантам осуществления настоящего изобретения, линия 20 выходного сигнала разрядной подсхемы в защитной схемы установлена в том же слое, что и затворная линия, причем линия 20 выходного сигнала включает в себя множество линий выходного сигнала, соединенных параллельно друг с другом. Оба затворный электрод и истоковый электрод TFT02 подсхемы управления в защитной схеме электрически подключены к линии выходного сигнала. Оба истоковый электрод и стоковый электрод TFT03 разрядной подсхемы электрически подключены к соседствующим с ними линиям данных, соответственно, и затворный электрод TFT03 электрически подключен к линии сигнала, соответствующей ряду, в котором располагается TFT03, из множества линий сигнала.
Во время отключения питания панели отображения, контакт управления сигналом затворного электрода управляет отключением тонкопленочного транзистора пиксельного блока по затворной линии. В это время, электрические заряды на линии данных не высвобождаются своевременно, и происходит накопление заряда. Поскольку пиксельный блок не может немедленно прекратить работу, панель отображения имеет такие проблемы, как мерцание отключения, повреждение электростатическим разрядом и пр.
Согласно варианту осуществления настоящего изобретения, затворный электрод TFT03 разрядной подсхемы 102 электрически подключен к контакту 10 ввода напряжения по линии 20 выходного сигнала разрядной подсхемы 102 и через подсхему 101 управления. Стоковый электрод и истоковый электрод TFT03 электрически подключены к соседствующим с ними линиям данных, соответственно. Линия 20 выходного сигнала разрядной подсхемы 102 и контакт 10 ввода напряжения сформированы на базовой подложке подложки матрицы. При условии, что защитная схема согласно варианту осуществления настоящего изобретения используется на подложке матрицы, если накопление заряда происходит на линии данных во время отключения питания панели отображения, контакт 10 ввода напряжения обеспечивает сигнал общего напряжения, для включения TFT01 и TFT02 подсхемы 101 управления, благодаря чему, линия 20 выходного сигнала разрядной подсхемы 102 выводит сигнал общего напряжения. Сигнал общего напряжения управляет включением TFT03 разрядной подсхемы 102, что позволяет нейтрализовать положительные и отрицательные заряды на соседних линиях данных. Это позволяет избежать возникновения мерцания и повреждения электростатическим разрядом панели отображения, вследствие невозможности полного и быстрого высвобождения электрических зарядов по линии данных.
Согласно вариантам осуществления настоящего изобретения, TFT01, TFT02 и TFT03 может быть тонкопленочным транзистором n-типа или тонкопленочным транзистором p-типа. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами n-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает высокоуровневый сигнал общего напряжения. Если TFT01, TFT02 и TFT03 являются тонкопленочными транзисторами p-типа, TFT01, TFT02 и TFT03 включаются, когда контакт 10 ввода напряжения подает низкоуровневый сигнал общего напряжения.
Согласно вариантам осуществления настоящего изобретения, предусмотрено панель отображения, которая включает в себя по меньшей мере одну из защитных схем согласно любому из вышеупомянутых вариантов осуществления.
В настоящем изобретении, защитная схема предусмотрена на подложке матрицы в жидкокристаллической панели отображения, например, структура защитной схемы такая, как показано на фиг. 1 - фиг. 3. Согласно фиг. 4, защитная схема 100 может быть обеспечена у контакта ввода сигнала линии данных микросхемы 50 возбуждения линии данных в подложке 40 матрицы жидкокристаллической панели отображения. Согласно фиг. 5, защитная схема 100 также может располагаться с противоположной стороны контакта ввода сигнала микросхемы 50 возбуждения линии данных в подложке 40 матрицы жидкокристаллической панели отображения. Согласно фиг. 6, защитная схема 100 также может располагаться как у контакта ввода сигнала линии данных, так и с противоположной стороны контакта ввода сигнала линии данных микросхемы 50 возбуждения линии данных в подложке 40 матрицы жидкокристаллической панели отображения.
Порядковый номер вышеописанных вариантов осуществления настоящего изобретения используется только в целях описания и не представляет достоинства и недостатки вариантов осуществления.
Вышеприведенное описание является только некоторыми вариантами осуществления настоящего изобретения и не призвано ограничивать настоящее изобретение. Любые модификации, эквивалентные замены, усовершенствования и т.д. в сущности и принципах настоящего изобретения подлежат включению в объем защиты настоящего изобретения.

Claims (17)

1. Защитная схема для панели отображения, содержащая:
подсхему управления, имеющую первый конец, электрически подключенный к контакту ввода напряжения, и второй конец, выполненный с возможностью вывода сигнала общего напряжения, подаваемого с контакта ввода напряжения; и
разрядную подсхему, имеющую первый конец, электрически подключенный ко второму концу подсхемы управления, и второй конец, электрически подключенный к по меньшей мере одной линии данных;
причем разрядная подсхема высвобождает электрические заряды по по меньшей мере одной линии данных под управлением сигнала общего напряжения, подаваемого из подсхемы управления.
2. Защитная схема по п. 1, в которой подсхема управления дополнительно содержит:
первый тонкопленочный транзистор и второй тонкопленочный транзистор;
причем оба первый электрод и затворный электрод первого тонкопленочного транзистора электрически подключены к контакту ввода напряжения, и второй электрод первого тонкопленочного транзистора электрически подключен к первому электроду второго тонкопленочного транзистора; и
второй электрод второго тонкопленочного транзистора электрически подключен к первому электроду первого тонкопленочного транзистора, и оба первый электрод и затворный электрод второго тонкопленочного транзистора электрически подключены к линии выходного сигнала разрядной подсхемы.
3. Защитная схема по п. 1, в которой линия выходного сигнала содержит множество линий сигнала, соединенных параллельно друг с другом.
4. Защитная схема по п. 3, в которой разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, и каждый третий тонкопленочный транзистор имеет оба первый электрод и затворный электрод, электрически подключенные к линии сигнала, соответствующей ряду, в котором расположен третий тонкопленочный транзистор, из множества линий сигнала, и второй электрод, электрически подключенный к линии данных, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из по меньшей мере одной линии данных.
5. Защитная схема по п. 3, в которой разрядная подсхема дополнительно содержит множество линий распределения заряда, соединенных параллельно друг с другом.
6. Защитная схема по п. 5, в которой разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, и каждый третий тонкопленочный транзистор имеет первый электрод, электрически подключенный к линии распределения заряда, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из множества линий распределения заряда, второй электрод, электрически подключенный к линии данных, соответствующей столбцу, в котором располагается третий тонкопленочный транзистор, из по меньшей мере одной линии данных, и затворный электрод, электрически подключенный к линии сигнала, соответствующей ряду, в котором располагается третий тонкопленочный транзистор, из множества линий сигнала.
7. Защитная схема по п. 3, в которой разрядная подсхема содержит матрицу третьих тонкопленочных транзисторов, каждый третий тонкопленочный транзистор имеет первый электрод, электрически подключенный к линии данных, смежной с первым электродом, из по меньшей мере одной линии данных, второй электрод, электрически подключенный к линии данных, смежной со вторым электродом, из по меньшей мере одной линии данных, и затворный электрод, электрически подключенный к линии сигнала, соответствующей ряду, в котором располагается третий тонкопленочный транзистор, из множества линий сигнала.
8. Защитная схема по п. 5, в которой потенциал множества линий распределения заряда является плавающим потенциалом.
9. Защитная схема по любому из пп. 1-7, в которой первым тонкопленочным транзистором является тонкопленочный транзистор n-типа или тонкопленочный транзистор p-типа, вторым тонкопленочным транзистором является тонкопленочный транзистор p-типа или тонкопленочный транзистор n-типа, и третьим тонкопленочным транзистором является тонкопленочный транзистор n-типа или тонкопленочный транзистор p-типа.
10. Подложка матрицы, содержащая защитную схему по любому из пп. 1-9, которая обеспечена у контакта ввода сигнала линии сигнала подложки матрицы и/или противоположной стороны контакта ввода сигнала линии сигнала.
11. Панель отображения, содержащая подложку матрицы по п. 10.
RU2018136204A 2017-05-22 2017-11-23 Защитная схема, подложка матрицы и панель отображения RU2731838C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710364479.0A CN106935222A (zh) 2017-05-22 2017-05-22 保护电路、阵列基板以及显示装置
CN201710364479.0 2017-05-22
PCT/CN2017/112561 WO2018214434A1 (zh) 2017-05-22 2017-11-23 保护电路、阵列基板以及显示面板

Publications (1)

Publication Number Publication Date
RU2731838C1 true RU2731838C1 (ru) 2020-09-08

Family

ID=59430274

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018136204A RU2731838C1 (ru) 2017-05-22 2017-11-23 Защитная схема, подложка матрицы и панель отображения

Country Status (9)

Country Link
US (1) US10658352B2 (ru)
EP (1) EP3633665B1 (ru)
JP (1) JP7152313B2 (ru)
KR (1) KR102112714B1 (ru)
CN (1) CN106935222A (ru)
AU (1) AU2017404569B2 (ru)
MX (1) MX380759B (ru)
RU (1) RU2731838C1 (ru)
WO (1) WO2018214434A1 (ru)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935222A (zh) 2017-05-22 2017-07-07 京东方科技集团股份有限公司 保护电路、阵列基板以及显示装置
CN107886922A (zh) * 2017-12-08 2018-04-06 南京中电熊猫平板显示科技有限公司 液晶显示装置及改善液晶显示装置掉电闪屏的方法
CN107871484B (zh) * 2017-12-08 2020-11-06 南京中电熊猫平板显示科技有限公司 液晶显示装置及改善显示面板掉电闪屏的方法
CN108172184A (zh) * 2018-01-02 2018-06-15 京东方科技集团股份有限公司 关机放电电路和显示模组
WO2021102734A1 (zh) * 2019-11-27 2021-06-03 京东方科技集团股份有限公司 显示基板及显示装置
CN114158170A (zh) * 2021-12-02 2022-03-08 北京有竹居网络技术有限公司 电路保护装置、显示屏、终端设备和检测方法
CN115113446B (zh) 2022-06-13 2023-08-08 武汉华星光电技术有限公司 显示模组、驱动方法及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110292005A1 (en) * 2010-06-01 2011-12-01 Au Optronics Corp. Display apparatus and method for eliminating ghost thereof
CN102592552A (zh) * 2011-01-10 2012-07-18 北京京东方光电科技有限公司 液晶显示装置的驱动装置及其驱动方法
RU2011129667A (ru) * 2008-12-17 2013-01-27 Шарп Кабусики Кайся Жидкокристаллическая панель и жидкокристаллическое устройство отображения
CN103345898A (zh) * 2013-03-21 2013-10-09 友达光电股份有限公司 显示装置
CN106356033A (zh) * 2016-11-21 2017-01-25 京东方科技集团股份有限公司 关机放电电路、方法、显示模组和显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2552070B2 (ja) * 1993-02-18 1996-11-06 株式会社ジーティシー アクティブマトリックス型表示装置およびその駆動方法
JP2001209355A (ja) 2000-01-25 2001-08-03 Nec Corp 液晶表示装置及びその駆動方法
KR100353955B1 (ko) * 2000-12-20 2002-09-28 엘지.필립스 엘시디 주식회사 신호라인 검사를 위한 액정표시장치
JP4360128B2 (ja) 2003-06-03 2009-11-11 セイコーエプソン株式会社 電気光学装置および電子機器
TWI271847B (en) 2004-12-08 2007-01-21 Au Optronics Corp Electrostatic discharge protection circuit and method of electrostatic discharge protection
KR100700645B1 (ko) * 2005-01-10 2007-03-27 삼성에스디아이 주식회사 액정 표시 장치 및 그의 구동방법
JP2006308982A (ja) 2005-04-28 2006-11-09 Toshiba Matsushita Display Technology Co Ltd 表示装置
TWI281569B (en) * 2005-06-13 2007-05-21 Au Optronics Corp Display panels
KR20070119344A (ko) 2006-06-15 2007-12-20 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판
JP2008096479A (ja) 2006-10-06 2008-04-24 Seiko Epson Corp 駆動回路、電気光学装置及び電子機器
US20080165109A1 (en) 2007-01-06 2008-07-10 Samsung Electronics Co., Ltd Liquid crystal display and method for eliminating afterimage thereof
KR20080064928A (ko) 2007-01-06 2008-07-10 삼성전자주식회사 액정 표시 장치 및 액정 표시 장치의 잔상 제거 방법
KR101443374B1 (ko) 2007-10-23 2014-09-30 엘지디스플레이 주식회사 정전기 방지 회로 및 이를 구비한 액정표시장치
CN102956213B (zh) 2012-10-16 2015-01-07 北京京东方光电科技有限公司 一种移位寄存器单元及阵列基板栅极驱动装置
CN103698953B (zh) 2013-12-30 2016-07-06 京东方科技集团股份有限公司 一种阵列基板、显示面板和显示装置
CN103995407B (zh) * 2014-05-08 2016-08-24 京东方科技集团股份有限公司 阵列基板和显示面板
CN106710541A (zh) * 2015-11-17 2017-05-24 南京瀚宇彩欣科技有限责任公司 液晶显示装置
CN106935222A (zh) * 2017-05-22 2017-07-07 京东方科技集团股份有限公司 保护电路、阵列基板以及显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2011129667A (ru) * 2008-12-17 2013-01-27 Шарп Кабусики Кайся Жидкокристаллическая панель и жидкокристаллическое устройство отображения
US20110292005A1 (en) * 2010-06-01 2011-12-01 Au Optronics Corp. Display apparatus and method for eliminating ghost thereof
CN102592552A (zh) * 2011-01-10 2012-07-18 北京京东方光电科技有限公司 液晶显示装置的驱动装置及其驱动方法
CN103345898A (zh) * 2013-03-21 2013-10-09 友达光电股份有限公司 显示装置
CN106356033A (zh) * 2016-11-21 2017-01-25 京东方科技集团股份有限公司 关机放电电路、方法、显示模组和显示装置

Also Published As

Publication number Publication date
KR102112714B1 (ko) 2020-05-19
JP7152313B2 (ja) 2022-10-12
KR20190002454A (ko) 2019-01-08
US20190355715A1 (en) 2019-11-21
EP3633665B1 (en) 2024-05-01
AU2017404569A1 (en) 2018-12-06
MX380759B (es) 2025-03-12
BR112018071713A2 (pt) 2019-02-19
CN106935222A (zh) 2017-07-07
JP2020521154A (ja) 2020-07-16
WO2018214434A1 (zh) 2018-11-29
EP3633665A1 (en) 2020-04-08
EP3633665A4 (en) 2021-05-26
AU2017404569B2 (en) 2019-09-26
MX2018012661A (es) 2019-01-31
US10658352B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
RU2731838C1 (ru) Защитная схема, подложка матрицы и панель отображения
US10692460B2 (en) Display driving circuit, method for controlling the same, and display apparatus
US8330884B2 (en) Pixel array substrate
CN100476912C (zh) 半导体器件、显示装置以及电子设备
US20190066597A1 (en) Goa unit and driving method thereof, goa circuit, display device
US10483292B2 (en) Array substrate and display panel
CN105280131B (zh) 显示装置
US9099859B2 (en) Electro-static discharge protection circuit, array substrate and display apparatus
US7019796B2 (en) Thin film transistor electrostatic discharge protective circuit
JP4385691B2 (ja) 表示パネルの静電気保護構造及び液晶表示パネル
CN104575433A (zh) Goa复位电路及驱动方法、阵列基板、显示面板和装置
CN107507827A (zh) 显示面板的静电保护电路及显示面板
US20190213968A1 (en) Array substrate, method for driving the same, and display apparatus
RU2732990C1 (ru) Схема освобождения заряда, подложка дисплея, устройство отображения и соотвествующий способ освобождения заряда
KR20160092592A (ko) 표시 기판
CN208189588U (zh) 静电保护电路、阵列基板及显示装置
KR20070119917A (ko) 정전기 보호회로를 가지는 표시패널
BR112018069452B1 (pt) Circuito de liberação de carga, substrato de exibição, dispositivo de exibição, e método de liberação de carga de dispositivo de exibição
TW200539419A (en) Thin film transistor electrostatic protective circuit
KR20170057600A (ko) 정전기 방지 회로 및 이를 적용한 백플레인 기판 및 이의 제조 방법