RU2680870C1

RU2680870C1 - Method for comparing data in the cell of the associative memory device, and module for comparing data in the cell of the associative memory device

Info

Publication number: RU2680870C1
Application number: RU2018102396A
Authority: RU
Inventors: Павел Григорьевич Кириченко
Priority date: 2018-01-23
Filing date: 2018-01-23
Publication date: 2019-02-28

Abstract

FIELD: calculating; counting.SUBSTANCE: invention relates to the computer equipment. Method of comparing data in the cell of the AMD includes the discharge of the potential of the coincidence line to a low logic level during the cycle of comparison of the data stored in the memory cell with the external data when the data stored in the memory cell does not match with the external data, moreover, the specified discharge of the potential of the coincidence line is carried out by the flow of current between one of the two paraphase outputs of the data comparison amplifier and the coincidence line pre-charged to a high logic level after the establishment of one of the paraphase data comparison signals to a low logic level at the source of one of two transistors of the same conductivity type, parallelly installed between the line of coincidence and paraphase data comparison buses and when a specified high level logic transistor is applied to the gate from one of the two storage nodes of the memory cell.EFFECT: technical result is to reduce the area of the associative memory device (AMD) and increase its noise immunity.3 cl, 5 dwg

Description

Изобретение относится к области вычислительной цифровой техники, а именно к вычислительным системам на основе микропроцессоров с ассоциативным запоминающим устройством (АЗУ).The invention relates to the field of digital computing, namely, computing systems based on microprocessors with associative storage device (AZU).

Известен способ сравнения данных, хранящихся в ячейке АЗУ, с внешними данными, включающий разряд линии совпадения до низкого логического уровня через один р-канальный МОП транзистор, который обеспечивает протекание тока между линией совпадения и шиной земли АЗУ. Данный способ осуществляется устройством сравнения, содержащим два n-канальных МОП транзистора, стоки которых подключены к затвору указанного транзистора, затворы - к узлам хранения прямого и инверсного бита данных в ячейке памяти, а истоки - к парафазной шине внешних данных (патент US №6,181,591 кл. G11C 15/00, опублик. 2001 г.). Также общеизвестен способ, рассматриваемый в упомянутом патенте в качестве предшествующего, в котором разряд линии совпадения осуществляется через n-канальный МОП транзистор.A known method of comparing data stored in the cell of the RAM, with external data, including the discharge of the coincidence line to a low logic level through one p-channel MOS transistor, which ensures the flow of current between the coincidence line and the ground bus of the AZU. This method is carried out by a comparison device containing two n-channel MOS transistors, the drains of which are connected to the gate of the specified transistor, the gates to the nodes of storage of the direct and inverse bits of data in the memory cell, and the sources to the paraphase bus of external data (US patent No. 6,181,591 cl G11C 15/00, published 2001). Also well-known is the method considered in the aforementioned patent as the previous one, in which the discharge of the line of coincidence is carried out through an n-channel MOS transistor.

Недостатком первого описанного способа является то, что линия совпадения разряжается не в точности до напряжения шины земли, принимаемого обычно за низкий логический уровень, а до некоторого потенциала выше этого напряжения приблизительно на величину порогового напряжения р-канального МОП-транзистора. За высокий логический уровень при этом принимается потенциал шины питания АЗУ. Недостаток второго указанного способа состоит в том, что отпирающее напряжение на затворе n-канального МОП-транзистор, через который обеспечивается протекание тока между линией совпадения и шиной земли, будет меньше напряжения логической единицы приблизительно на величину порогового напряжения n-канального МОП-транзистора из-за потерь в одном из двух n-канальных транзисторах в устройстве сравнения. Это приводит к падению помехоустойчивости АЗУ.The disadvantage of the first described method is that the coincidence line is discharged not exactly to the voltage of the ground bus, usually taken as a low logic level, but to some potential above this voltage by approximately the threshold voltage of the p-channel MOS transistor. In this case, the potential of the power supply bus of the AZU is taken for a high logical level. The disadvantage of the second method indicated is that the gate voltage at the gate of the n-channel MOS transistor, through which the current flows between the coincidence line and the ground bus, is less than the logical unit voltage by approximately the threshold voltage of the n-channel MOS transistor for losses in one of the two n-channel transistors in the comparison device. This leads to a decrease in noise immunity of the AZU.

Наиболее близким по технической сути и достигаемому результату является способ сравнения данных в ячейке ассоциативного запоминающего устройства (АЗУ), включающий разряд потенциала линии совпадения до низкого логического уровня во время цикла сравнения хранящихся в ячейке памяти данных с внешними данными при несовпадении хранящихся в ячейке памяти данных с внешними данными и модуль сравнения данных в ячейке ассоциативного запоминающего устройства (АЗУ), включающий две параллельно подключенные между шиной земли и линией совпадения пар последовательно включенных n-канальных МОП (патентная заявка US №2004/0213027 кл. G11C 15/00, опублик. 2004 г.). Ток, разряжающий линию совпадения, протекает в случае несовпадения данных, хранящихся в ячейке АЗУ, с данными на парафазной внешней шине данных через одну из двух указанных пар.The closest in technical essence and the achieved result is a method of comparing data in an associative memory (АЗУ) cell, including discharging the potential of a coincidence line to a low logical level during a cycle of comparing data stored in a memory cell with external data when the data stored in the memory cell does not match external data and a module for comparing data in the cell of the associative storage device (RAM), including two parallel connected between the ground bus and the line of coincidence n p series-connected n-channel MOS (patent application US №2004 / 0213027 cl. G11C 15/00, published. 2004). The current discharging the coincidence line flows in the event of a mismatch between the data stored in the AZU cell and the data on the paraphase external data bus through one of the two indicated pairs.

Недостатком описанных выше способа и модуля является наличие четырех транзисторов в устройстве сравнения, что приводит к росту площади на кристалле, занимаемой ячейками АЗУ, а следовательно, АЗУ в целом.The disadvantage of the above method and module is the presence of four transistors in the comparison device, which leads to an increase in the area on the chip occupied by the cells of the AZU, and therefore, the AZU as a whole.

Техническим результатом, ожидаемым от использования изобретения, является уменьшение площади АЗУ и повышение его помехоустойчивости за счет использования меньшего количества транзисторов в устройстве сравнения и использования полного логического перепада сигналов в нем без потерь уровней напряжения.The technical result expected from the use of the invention is to reduce the area of the AZU and increase its noise immunity due to the use of fewer transistors in the comparison device and the use of a complete logical differential signal in it without loss of voltage levels.

Указанный технический результат достигается тем, что в способе сравнения данных в ячейке АЗУ, включающем разряд потенциала линии совпадения до низкого логического уровня во время цикла сравнения хранящихся в ячейке памяти данных с внешними данными при несовпадении хранящихся в ячейке памяти данных с внешними данными, согласно изобретению указанный разряд потенциала линии совпадения осуществляют путем протекания тока между одним из двух парафазных выходов усилителя сигналов сравнения данных и предварительно заряженной до высокого логического уровня линией совпадения после установления одного из парафазных сигналов сравнения данных в низкий логический уровень на истоке одного из двух транзисторов одинакового типа проводимости, параллельно установленных между линией совпадения и парафазными шинами сравнения данных и при подаче на затвор указанного транзистора высокого логического уровня с одного из двух узлов хранения данных ячейки памяти.The specified technical result is achieved by the fact that in a method for comparing data in an AZU cell, including discharging the potential of a coincidence line to a low logic level during a cycle of comparing data stored in a memory cell with external data when the data stored in the memory cell does not match the external data, according to the invention, said The coincidence line potential is discharged by flowing current between one of the two paraphase outputs of the data comparison signal amplifier and precharged to a high at the source of one of two transistors of the same type of conductivity, parallel installed between the coincidence line and the paraphase data comparison buses, and when a high logic level transistor is supplied to the gate from one of two nodes of data storage of a memory cell.

Для осуществления способа предназначен модуль сравнения данных в ячейке ассоциативного запоминающего устройства (АЗУ), включающий два транзистора с одинаковым типом проводимости, к затвору одного из которых подключен узел хранения прямого бита данных ячейки памяти, а к затвору другого - узел хранения инверсного бита данных ячейки памяти, отличающийся тем, что согласно изобретению стоки указанных транзисторов подключены к линии совпадения АЗУ, при этом, прямой выход усилителя сравнения данных АЗУ подключен к истоку транзистора, затвор которого соединен с узлом хранения прямого бита данных ячейки памяти, а инверсный выход усилителя сравнения данных АЗУ подключен к истоку транзистора, затвор которого соединен с узлом хранения инверсного бита данных ячейки памяти.To implement the method, a module for comparing data in a cell of an associative storage device (RAM) is designed, which includes two transistors with the same type of conductivity, one of which is connected to the gate of the storage unit of the direct bit of the memory cell data, and to the gate of the other is the storage unit of the inverse bit of the memory cell data characterized in that according to the invention the drains of said transistors are connected to a coincidence line of the AZU, wherein the direct output of the amplifier for comparing the data of the AZU is connected to the source of the transistor, the gate to It is connected to the storage unit of the direct bit of data of the memory cell, and the inverse output of the data comparison amplifier AZU is connected to the source of the transistor, the gate of which is connected to the storage unit of the inverse bit of the data of the memory cell.

Для использования выходов усилителя, как для цикла сравнения, так и для цикла записи в указанном модуле прямая битовая шина соединена с прямым выходом усилителя сравнения данных АЗУ, а инверсная битовая шина соединена с инверсным выходом указанного усилителя сравнения данных.To use the outputs of the amplifier, both for the comparison cycle and for the write cycle in the specified module, the direct bit bus is connected to the direct output of the amplifier for comparing the data of the RAM, and the inverse bit bus is connected to the inverse output of the specified data comparison amplifier.

В результате при несовпадении данных, хранящихся в ячейке памяти, с данными на парафазной шине сравнения данных на затворе того из двух указанных транзисторов, на исток которого подается высокий логический уровень, оказывается низкий логический уровень, и протекание тока через него невозможно. А на исток другого транзистора в это же время подается низкий логический уровень при высоком логическом уровне на затворе, что делает возможным протекание тока и разряду линии совпадения до низкого логического уровня. При совпадении данных на парафазной шине сравнения с данными, хранящимися в ячейке памяти, на исток открытого транзистора подается высокий логический уровень идентичный потенциалу стока этого транзистора, подключенного к линии совпадения, и разряда линии совпадения не происходит. Использование двух транзисторов в устройстве, реализующем способ, приводит к сокращению площади, занимаемой устройством, а использование в устройстве логических уровней без потерь в величине напряжения между ними увеличивает помехоустойчивость.As a result, when the data stored in the memory cell does not coincide with the data on the paraphase bus for comparing the data on the gate of one of the two transistors indicated to the source of which a high logic level is supplied, the logic level is low and current cannot flow through it. And at the same time, a low logic level is supplied to the source of another transistor with a high logic level at the gate, which makes it possible for the current to flow and discharge the coincidence line to a low logic level. If the data on the paraphase comparison bus coincides with the data stored in the memory cell, a high logic level identical to the drain potential of this transistor connected to the coincidence line is applied to the source of the open transistor, and the discharge of the coincidence line does not occur. The use of two transistors in a device that implements the method leads to a reduction in the area occupied by the device, and the use of logical levels in the device without loss in voltage between them increases the noise immunity.

Изобретение поясняется чертежами, где наThe invention is illustrated by drawings, where

фиг. 1 представлен неограничивающий пример схемы массива АЗУ,FIG. 1 presents a non-limiting example of a circuit array of AZU,

фиг. 2 - общеизвестный способ и устройство сравнения данных в ячейке АЗУ по прототипу,FIG. 2 - a well-known method and device for comparing data in the cell of the RAM according to the prototype,

фиг. 3 - модуль сравнения данных в ячейке ассоциативного запоминающего устройства (АЗУ) в соответствии с изобретением,FIG. 3 is a module for comparing data in a cell of an associative storage device (RAM) in accordance with the invention,

фиг. 4 - модуль сравнения данных в ячейке ассоциативного запоминающего устройства (АЗУ) с расширенной функцией,FIG. 4 - module comparing data in the cell associative storage device (RAM) with an advanced function,

фиг. 5 - временная диаграмма работы АЗУ на основе данного способа.FIG. 5 is a timing diagram of the operation of the AZU based on this method.

Массив памяти АЗУ содержит несколько регистров с определенным количеством бит в каждом. Неограничивающий пример, известный из уровня техники и приведенный на фиг. 1, содержит, например, два регистра: верхний 1 и нижний 2. Верхний регистр 1 в данном примере содержит две ячейки АЗУ: левая 3 и правая 4. Нижний регистр 2 в данном примере содержит также две ячейки АЗУ: левая 5 и правая 6. Ячейки АЗУ 3, 4, 5, 6 могут иметь как идентичные, так и разные схемы. Через верхний регистр 1 проходят одна или несколько сквозных словарных шин 7, управляющих чтением и записью данных в ячейки АЗУ 3 и 4. Через нижний регистр 2 проходят одна или несколько сквозных словарных шин 8, управляющих чтением и записью данных в ячейки АЗУ 5 и 6. Записываемые и считываемые данные по одной или нескольким битовым шинам 9 подаются к ячейкам АЗУ 3 и 5, а по одной или нескольким битовым шинам 10 - к ячейкам АЗУ 4 и 6. Над ячейками АЗУ 3 и 5 находится усилитель 11. А над ячейками АЗУ 4 и 6 находится усилитель 12. Бит внешних данных для сравнения с данными, записанными в ячейках АЗУ 3 и 5, подается на вход 13 усилителя 11. Бит внешних данных для сравнения с данными, записанными в ячейках АЗУ 4 и 6, подается на вход 14 усилителя 12. Все усилители управляются синхросигналом 15. Усилитель 11 имеет парафазные выходы - прямой 16 и инверсный 17 - подключенные к парафазным входам сравнения в ячейках АЗУ 3 и 5. Усилитель 12 имеет парафазные выходы - прямой 18 и инверсный 19 - подключенные к парафазным входам сравнения в ячейках АЗУ 4 и 6. Через регистр 1 проходит сквозная линия совпадения 20, а через регистр 2 - линия совпадения 21. К линии совпадения 20 подключена схема предзаряда 22, а к линии совпадения 21 подключена схема предзаряда 23. Устройство управления предзарядом 24 генерирует один или несколько сигналов 25, запускающих схемы предзаряда 22 и 23. Также к линии совпадения 20 подключен выход сравнения 26 ячейки АЗУ 3 и выход сравнения 27 ячейки АЗУ 4. А к линии совпадения 21 подключен выход сравнения 28 ячейки АЗУ 5 и выход сравнения 29 ячейки АЗУ 6.The memory array of the RAM contains several registers with a certain number of bits in each. A non-limiting example known in the art and shown in FIG. 1, for example, contains two registers: upper 1 and lower 2. Upper case 1 in this example contains two AZU cells: left 3 and right 4. Lower case 2 in this example also contains two AZU cells: left 5 and right 6. AZU cells 3, 4, 5, 6 can have both identical and different schemes. One or more end-to-end vocabulary buses 7 governing the reading and writing of data to the cells of the ACU 3 and 4 pass through upper register 1. One or more end-to-end vocabulary buses 8 governing the reading and writing of data to the cells of the ACU 5 and 6 pass through the lower register 1. The written and read data on one or more bit buses 9 are supplied to the cells of the memory 3 and 5, and on one or more bit buses 10 to the cells of the memory 4 and 6. Above the cells of the memory 3 and 5 is an amplifier 11. And above the cells of the memory 4 and 6 is an amplifier 12. External data bit for comparison with the data recorded in the cells of the memory 3 and 5, is fed to the input 13 of the amplifier 11. A bit of external data for comparison with the data recorded in the cells of the memory 4 and 6 is fed to the input 14 of the amplifier 12. All the amplifiers are controlled by a clock signal 15. The amplifier 11 has paraphase outputs - direct 16 and inverse 17 - connected to the paraphase comparison inputs in the cells of the ACU 3 and 5. The amplifier 12 has paraphase outputs - direct 18 and inverse 19 - connected to the paraphase comparison inputs in the cells of the ACU 4 and 6. Through register 1 passes through coincidence line 20, and through register 2 - lines coincidence 21. The precharge circuit 22 is connected to the coincidence line 20, and the precharge circuit 23 is connected to the coincidence line 21. The precharge control device 24 generates one or more signals 25 triggering the precharge circuits 22 and 23. Also, the comparison output 26 of the cell is connected to the coincidence line 20 АЗУ 3 and comparison output 27 of the АЗУ cell 4. And to the coincidence line 21, the comparison output 28 of the АЗУ 5 cell and the comparison output 29 of the АЗУ 6 cell are connected.

На фиг. 2 представлена схема реализации способа сравнения данных в ячейке АЗУ, известная из уровня техники (по прототипу). Ячейка АЗУ 3 состоит из триггера 30 и компаратора 31. Данные поступают в триггер 30 ячейки АЗУ 3 по прямой 32 и инверсной 33 битовым шинам и записываются по сигналу на словарной шине 7, соответственно, в узел хранения прямого бита данных 34 и узел хранения инверсного бита данных 35. Компаратор 31 обеспечивает подключение предварительно заряженной схемой 22 до высокого логического уровня линии совпадения 20 к шине земли 36 в случае несовпадения данных, хранящихся в узлах 34 и 35 ячейки АЗУ 3 с внешними данными, подаваемым с выходов 16 и 17 усилителя 11. Для этого к шине земли 36 подключен исток n-канального транзистора 37, сток которого подключен линии совпадения 20. На затвор транзистора 37 приходит сигнал со стоков транзисторов 38 и 39. На затвор транзистора 39 приходит сигнал с узла хранения инверсного бита данных 35, а на затвор транзистора 38 - сигнал с узла хранения прямого бита данных 34. Исток транзистора 39 подключен к прямому выходу 16 усилителя 11, а исток транзистора 38 - к инверсному выходу 17 усилителя 11.In FIG. 2 presents a diagram of an implementation of a method for comparing data in a cell in a gas storage unit, known from the prior art (according to the prototype). Cell АЗУ 3 consists of a trigger 30 and a comparator 31. Data is supplied to a trigger 30 of a cell АЗУ 3 on a straight line 32 and an inverse 33 bit bus and recorded by a signal on the dictionary bus 7, respectively, in the storage unit direct bit data 34 and the storage unit inverse bit 35. The comparator 31 ensures that the pre-charged circuit 22 connects to a high logical level of the coincidence line 20 to the earth bus 36 in case of mismatch of the data stored in the nodes 34 and 35 of the cell of the ACU 3 with external data supplied from the outputs 16 and 17 of the amplifier 11. For of this the source of the n-channel transistor 37 is connected to the ground bus 36, the drain of which is connected to the match line 20. The signal from the drains of the transistors 38 and 39 comes to the gate of the transistor 37. The signal from the inverted data bit storage unit 35 comes to the gate of the transistor 39, and the gate of the transistor 38 is a signal from the direct data bit storage node 34. The source of the transistor 39 is connected to the direct output 16 of the amplifier 11, and the source of the transistor 38 is connected to the inverse output 17 of the amplifier 11.

Если узел хранения прямого бита данных 34 находится в высоком логическом уровне, то n-канальный транзистор 38 открыт и передает на затвор транзистора 37 сигнал с инверсного выхода 17 усилителя 11. Если выход 17 находится в низком логическом уровне, то он без потерь передается на затвор транзистора 37, запирая его, и протекание тока от линии совпадения 20 к шине земли 36 невозможно. Это соответствует ситуации совпадения данных. Если же выход 17 находится в высоком логическом уровне, то этот уровень с потерями, определяемыми величиной порогового напряжения транзистора 38, передается на затвор транзистора 37, отпирая его, и ток протекает от линии совпадения 20 к шине земли 36, разряжая потенциал линии совпадения 20 до низкого логического уровня. Эта соответствует ситуации несовпадения данных. Аналогичные рассуждения справедливы для транзистора 39, выхода 16 усилителя 11 и узла хранения инверсного бита данных 35.If the direct data bit storage unit 34 is at a high logical level, then the n-channel transistor 38 is open and transmits to the gate of the transistor 37 a signal from the inverse output 17 of the amplifier 11. If the output 17 is at a low logical level, then it is transmitted to the gate without loss transistor 37, locking it, and the flow of current from the coincidence line 20 to the earth bus 36 is impossible. This corresponds to a data match situation. If the output 17 is at a high logical level, then this level with losses determined by the threshold voltage of the transistor 38 is transmitted to the gate of the transistor 37, unlocking it, and the current flows from the coincidence line 20 to the earth bus 36, discharging the potential of the coincidence line 20 to low logic level. This corresponds to a data mismatch situation. Similar considerations apply to transistor 39, output 16 of amplifier 11, and the inverse data bit storage unit 35.

Компаратор 31 (см. фиг. 3) обеспечивает подключение предварительно заряженной схемой 22 до высокого логического уровня линии совпадения 20 к одному из двух выходов 16 и 17 усилителя 11 таким образом, что в случае совпадения данных, линия совпадения 20 подключается к тому выходу усилителя 11, на котором находится высокий логический уровень, что не приводит к снижению потенциала линии совпадения 20, а в случае несовпадения данных, линия совпадения 20 подключается к тому выходу усилителя 11, на котором находится низкий логический уровень, что приводит к протеканию тока через компаратор 31 от линии совпадения 20 к указанному выходу усилителя 11 и к разряду потенциала линии совпадения 20 до низкого логического уровня.The comparator 31 (see Fig. 3) ensures that the pre-charged circuit 22 connects to a high logic level coincidence line 20 to one of the two outputs 16 and 17 of the amplifier 11 so that if the data matches, the coincidence line 20 is connected to that output of the amplifier 11 at which there is a high logical level, which does not lead to a decrease in the potential of coincidence line 20, and in case of data mismatch, coincidence line 20 is connected to that output of amplifier 11 at which there is a low logical level, which leads to the swelling current through the comparator 31 by line 20 to said match output of the amplifier 11 and to the discharge capacity line 20 overlap to a low logic level.

Усовершенствованный модуль представлен на фиг. 4.An improved module is shown in FIG. four.

Компаратор 31 состоит из двух n-канальных транзисторов 40 и 41, затворы которых подключены к узлам хранения прямого и инверсного бита данных 34 и 35, соответственно. Стоки транзисторов 40 и 41 подключены к линии совпадения 20, а истоки к прямому 16 и инверсному 17 выходам усилителя 11, соответственно. Прямая битовая шина 32 соединена с прямым выходом 16 усилителя сравнения данных 11 АЗУ, а инверсная битовая шина 33 соединена с инверсным выходом 17 указанного усилителя сравнения данных 11. Устройство работает следующим образом. Если узел хранения прямого бита данных 34 находится в высоком логическом уровне, то транзистор 40 открыт, а транзистор 41 закрыт.Если при этом на прямом выходе 16 усилителя 11 находится высокий логический уровень, то ток через транзистор 40 не протекает, так как разности потенциалов между его стоком и истоком нет. Это соответствует ситуации совпадения данных. Если на прямом выходе 16 усилителя 11 находится низкий логический уровень, то через открытый транзистор 40 протекает ток от линии совпадения 20 к выходу усилителя 16, разряжая тем самым потенциал линии совпадения 20 до низкого логического уровня. Аналогичные рассуждения справедливы для узла хранения инверсного бита данных 35, транзистора 41 и инверсного выхода 17 усилителя 11. Вне цикла сравнения внешних данных 13 с данными, хранящимися в ячейке АЗУ 3, потенциалы обоих выходов 16 и 17 усилителя 11 должны устанавливаться в высокий логический уровень для предотвращения непреднамеренного разряда линии совпадения 20.The comparator 31 consists of two n-channel transistors 40 and 41, the gates of which are connected to the storage nodes of the direct and inverse data bits 34 and 35, respectively. The drains of the transistors 40 and 41 are connected to the coincidence line 20, and the sources to the direct 16 and inverse 17 outputs of the amplifier 11, respectively. The direct bit bus 32 is connected to the direct output 16 of the data comparison amplifier 11 of the RAM, and the inverse bit bus 33 is connected to the inverse output 17 of the specified data comparison amplifier 11. The device operates as follows. If the direct data bit storage unit 34 is at a high logical level, then the transistor 40 is open and the transistor 41 is closed. If there is a high logical level at the direct output 16 of the amplifier 11, then the current does not flow through the transistor 40, since there are potential differences between its drain and source is not. This corresponds to a data match situation. If the direct output 16 of the amplifier 11 is a low logic level, then through the open transistor 40 current flows from the coincidence line 20 to the output of the amplifier 16, thereby discharging the potential of the coincidence line 20 to a low logical level. Similar reasoning is valid for the storage node of the inverse data bit 35, transistor 41, and inverse output 17 of amplifier 11. Outside of the cycle of comparing external data 13 with data stored in the memory cell 3, the potentials of both outputs 16 and 17 of amplifier 11 should be set to a high logical level for prevent inadvertent discharge of coincidence line 20.

Выходы 16 и 17 усилителя 11 для уменьшения количества проводников могут быть использованы не только в цикле сравнения, но и в цикле записи, если прямой 16 и инверсный 17 выходы усилителя 11 объединить с прямой 32 и инверсной 33 битовыми шинами, соответственно. При этом во время цикла записи в силу совпадения данных, записанных в триггер 30 ячейки 3, с данными на шинах 16 и 17, подаваемых на вход компаратора 31 разряда линии совпадения не происходит, то есть правильность работы всего устройства не нарушается.The outputs 16 and 17 of the amplifier 11 to reduce the number of conductors can be used not only in the comparison cycle, but also in the recording cycle, if the direct 16 and inverse 17 outputs of the amplifier 11 are combined with direct 32 and inverse 33 bit buses, respectively. Moreover, during the recording cycle, due to the coincidence of the data recorded in the trigger 30 of the cell 3 with the data on the buses 16 and 17 supplied to the input of the discharge line comparator 31, the coincidence line does not occur, that is, the correct operation of the entire device is not violated.

Временная диаграмма работы АЗУ, представленная на фиг. 5, изображена для случая, при котором бит данных, поступивший на вход 13, передается на выходы 16 и 17 по высокому уровню синхросигнала разрешения 15, а по низкому уровню синхросигнала 15 напряжение на выходах 16 и 17 устанавливается в высокий уровень. Когда один из сигналов на выходах 16 или 17 переключается в высокий логический уровень, модули предзаряда 22 и 23 отключаются, в ячейках АЗУ происходит сравнение данных, хранящихся в ячейках, с данными, поступившими с выходов 16 и 17 усилителя 11, что или разряжает линию совпадения до низкого логического уровня в случае несовпадения, или не изменяет ее потенциал в случае совпадения.The timing diagram of the operation of the ACU shown in FIG. 5, is shown for the case in which the data bit received at input 13 is transmitted to outputs 16 and 17 with a high level of resolution 15 signal, and with a low level of clock signal 15, the voltage at outputs 16 and 17 is set to high. When one of the signals at outputs 16 or 17 switches to a high logic level, the pre-charge modules 22 and 23 are turned off, in the cells of the AZU, the data stored in the cells is compared with the data received from the outputs 16 and 17 of the amplifier 11, which either discharges the coincidence line to a low logical level in case of mismatch, or does not change its potential in case of coincidence.

Изобретение позволяет уменьшить площадь, занимаемое АЗУ на кристалле, а также повысить помехоустойчивость АЗУ за счет использования двух транзисторов с одинаковым типом проводимости в модуле сравнения данных в ячейке АЗУ в соответствии с изобретением и использования полного логического перепада сигналов в нем без потерь уровней напряжения.The invention allows to reduce the area occupied by the AZU on the chip, as well as to increase the noise immunity of the AZU by using two transistors with the same type of conductivity in the data comparison module in the AZU cell in accordance with the invention and using the full logical signal difference in it without loss of voltage levels.

Claims

1. A method for comparing data in an associative storage device (AZU) cell, including discharging the potential of a coincidence line to a low logic level during a cycle of comparing data stored in a memory cell with external data when the data stored in the memory cell does not match external data, characterized in that the indicated discharge of the potential of the coincidence line is carried out by the flow of current between one of the two paraphase outputs of the amplifier of the data comparison signals and pre-charged to a high logical value alignment with the coincidence line after one of the paraphase data comparison signals is set to a low logic level at the source of one of two transistors of the same conductivity type, installed in parallel between the coincidence line and the paraphase data comparison buses and when a high logic level transistor is supplied to the gate from one of the two nodes storage data cell memory.

2. The module for comparing data in the cell of the associative storage device (RAM), which includes two transistors with the same type of conductivity, the gate of one of which is connected to the storage unit of the direct bit of the data of the memory cell, and the gate of the other is the storage unit of the inverse bit of the data of the memory cell, which differs the drains of these transistors are connected to the coincidence line of the AZU, while the direct output of the amplifier for comparing the data of the AZU is connected to the source of the transistor, the gate of which is connected to the storage unit of the direct bit of the cell data memory, and the inverse output of the amplifier comparing the data of the RAM is connected to the source of the transistor, the gate of which is connected to the storage node of the inverse bit of the data of the memory cell.

3. The data comparison module according to claim 2, characterized in that the direct bit bus is connected to the direct output of the data comparison amplifier of the RAM, and the inverse bit bus is connected to the inverse output of the specified data comparison amplifier.