RU2553089C2 - Device for synchronising recurrent sequence with function for selecting test pulses in sliding window - Google Patents
Device for synchronising recurrent sequence with function for selecting test pulses in sliding window Download PDFInfo
- Publication number
- RU2553089C2 RU2553089C2 RU2013118501/08A RU2013118501A RU2553089C2 RU 2553089 C2 RU2553089 C2 RU 2553089C2 RU 2013118501/08 A RU2013118501/08 A RU 2013118501/08A RU 2013118501 A RU2013118501 A RU 2013118501A RU 2553089 C2 RU2553089 C2 RU 2553089C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- key
- counter
- coincidence
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 4
- 230000000306 recurrent effect Effects 0.000 title abstract description 5
- 230000006870 function Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims 1
- 238000004891 communication Methods 0.000 abstract description 19
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 230000007246 mechanism Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
Изобретение относится к радиотехнике, а именно к устройствам для синхронизации приемника с передатчиком с помощью принятых кодовых сигналов, и предназначено для передачи цифровой информации.The invention relates to radio engineering, and in particular to devices for synchronizing the receiver with the transmitter using the received code signals, and is intended to transmit digital information.
Аналогом является устройство, в авторском свидетельстве СССР №698145, H04L 7/02, опубликованном в 1979 году.An analogue is the device in the USSR copyright certificate No. 698145, H04L 7/02, published in 1979.
Недостатком данного аналога является сравнительно высокая вероятность пропуска синхропосылки при снижении качества канала связи.The disadvantage of this analogue is the relatively high likelihood of skipping sync sending while reducing the quality of the communication channel.
Наиболее близким техническим решением является устройство, описанное в заявке на изобретение №2011131431/08 от 26.07.2011 г.The closest technical solution is the device described in the application for invention No. 20111131431/08 of July 26, 2011.
Известное устройство синхронизации рекуррентной последовательностью (РкП) содержит последовательно соединенные первую одноканальную линию задержки на один бит (ОЛЗ), на вход которой поступает входной сигнал, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторая ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, детектор качества, на вход которого поступает входной сигнал, блок сложения, один из входов которого соединен с выходом детектора качества, а второй вход соединен с выходом блока сравнения, инвертор единиц, вход которого соединен с выходом блока сложения, счетчик нулей («0») на (m-с) совпадений, вход которого соединен с выходом инвертора единиц, а выход соединен с управляющим входом второго ключа и управляющим входом первого ключа, счетчик нулей («0») на с совпадений, один вход которого соединен с выходом блока сложения, а выход соединен с управляющим входом инвертора единиц, третий ключ, первый вход которого соединен с выходом блока сложения, управляющий вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок, первый вход которого соединен с выходом блока сложения, второй (управляемый) вход соединен с выходом счетчика нулей («0») на с совпадений, а выход соединен с управляемым входом счетчика нулей («0») на (m-c) совпадений и управляемым входом счетчика нулей («0») на с совпадений, запоминающее устройство выбора количества исправляемых ошибок, выход которого подключен к третьему входу устройства выбора допустимого количества исправляемых ошибок.The known synchronization device recurrent sequence (RCP) contains serially connected the first single-channel delay line for one bit (OLZ), the input of which receives an input signal, a controlled inverter, a first key, a linear recursive register (LRR) with feedback, a comparison unit, and the second key, the output of which is connected to the input of the LRR with feedbacks, the second OLZ for one bit, the output of which is connected to the first input of the second key, and the input is connected to the output of LRR with feedback, the other output of which о is connected to the input of the decoder, while the input signal, the quality detector, the input of which the input signal, the addition unit, one of the inputs of which is connected to the output of the quality detector, and the second input is connected to the output of the comparison unit, is supplied to the other input of the comparison circuit, the inverter units, the input of which is connected to the output of the addition unit, a zero counter (“0”) for (m-s) matches, the input of which is connected to the output of the unit inverter, and the output is connected to the control input of the second key and the control input of the first key, the counter is zero ("0") on coincidence, one input of which is connected to the output of the addition unit, and the output is connected to the control input of the unit inverter, the third key, the first input of which is connected to the output of the addition unit, the control input is connected to the output of the zero counter ("0" ) on coincidence, and the output is connected to the second input of the controlled inverter, an error counter, the first input of which is connected to the output of the addition unit, the second (managed) input is connected to the output of the zero counter ("0") on coincidences, and the output is connected to the controlled the input of the counter of zeros ("0") on (m- c) matches and a controlled input of the counter of zeros ("0") on matches, a memory device for selecting the number of correctable errors, the output of which is connected to the third input of the device for selecting the allowable number of correctable errors.
Принцип работы устройства-прототипа заключается в следующем. Формирование местной РкП на основе принятой осуществляется при помощи пропускания РкП из канала связи через первый ключ в ЛРР с обратными связями, где формируется местная РкП, которая затем поступает в блок сравнения. Одновременно на другой вход блока сравнения поступает РкП из канала связи.The principle of operation of the prototype device is as follows. The formation of local RKP on the basis of the accepted one is carried out by passing the RKP from the communication channel through the first key to the LRR with feedback, where the local RKP is formed, which then goes to the comparison unit. At the same time, RkP from the communication channel enters the other input of the comparison unit.
В блоке сравнения происходит сравнение принимаемой и местной РкП, и при их совпадении выдаются нули на блок сложения, где производится операция логического сложения результатов предыдущего сравнения с сигналами от детектора качества канала связи. Если сигналы детектора качества канала связи отсутствуют, нули от блока сравнения через блок сложения поступают на счетчик «0» на с совпадений и после с совпадений в блоке сравнения сигнал счетчика «0» на с совпадений обнуляет счетчик ошибок, включает в работу инвертор «1» и замыкает третий ключ, после чего происходит заполнение счетчика «0» на (m-c) совпадений, когда он заполнится, он подает управляющий сигнал на первый и второй ключи, которые соответственно отключают ЛРР с обратными связями от канала и переводят формирование местной РкП в автономный режим. Переход в режим автономного формирования местной РкП влечет за собой выполнение операции выделения сигнала фазового пуска в дешифраторе, на который РкП поступает параллельным кодом из ЛРР с обратными связями. При этом выделение сигналов фазового пуска на приеме и передаче происходит синхронно. Таким образом, с совпадений в блоке сравнения означает условное безыскаженное заполнение ЛРР с обратными связями, контролируемое детектором качества канала связи, а при заполнении счетчика «0» на (m-c) совпадений безусловную синхронизацию ЛРР с обратными связями.In the comparison block, the received and local RCP are compared, and when they match, zeros are output to the addition block, where the operation of logical addition of the results of the previous comparison with the signals from the communication channel quality detector is performed. If there are no signals of the communication channel quality detector, the zeros from the comparison block through the addition block are sent to the counter “0” for coincidence and after coincidences in the comparison block, the counter signal “0” for coincidence resets the error counter, turns on the inverter “1” and closes the third key, after which the counter “0” is filled for (mc) matches, when it is full, it sends a control signal to the first and second keys, which respectively disconnect the LRR with feedback from the channel and translate the formation of the local RCP into a tonomny mode. The transition to the mode of autonomous formation of local RKP entails the operation of isolating the phase start signal in the decoder, to which the RKP comes in parallel with the feedback from the LRR. In this case, the selection of phase start signals at the reception and transmission occurs synchronously. Thus, from coincidences in the comparison block, it means conditional undistorted filling of LRR with feedbacks, controlled by the quality detector of the communication channel, and when filling the counter “0” to (m-c) matches, unconditional synchronization of LRR with feedbacks.
Если на входы блока сложения поступают сигналы «1» с детектора качества канала связи и блока сравнения, то ошибка фиксируется счетчиком ошибок, а сигнал «1» с блока сложения поступает на управляющий вход управляемого инвертора, который исправляет ошибку, находящуюся в этот момент во второй ОЛЗ на один бит.В инверторе «1» сигнал «1» преобразуется в «0» и подается на счетчик «0» на (m-c) совпадений, который обеспечивает после поступления (m-c) нулей выдачу сигнала на первый и второй ключи и переводит формирование местной РкП в автономный режим. Значение счетчика (m-c) нулей выбирается из диапазона 3n≥(m-c)≥n, где n - величина ЛРР с обратными связями. Если количество обнаруженных и исправленных ошибок, установленных в устройстве выбора количества исправляемых ошибок, превышает допустимый порог M, то счетчик ошибок формирует управляющий сигнал «Сброс» для счетчиков нулей на с совпадений и (m-c) совпадений и перехода ЛРР с обратными связями в автономный режим работы не происходит.If the inputs of the addition unit receive signals “1” from the detector of the quality of the communication channel and the comparison unit, then the error is recorded by the error counter, and the signal “1” from the addition unit is fed to the control input of the controlled inverter, which corrects the error at this moment in the second OLZ for one bit. In the inverter “1”, the signal “1” is converted to “0” and fed to the counter “0” for (mc) matches, which ensures that after the arrival of (mc) zeros the signal is transmitted to the first and second keys and translates the formation local RKP offline. The value of the counter (m-c) of zeros is selected from the range 3n≥ (m-c) ≥n, where n is the value of LRR with feedbacks. If the number of detected and corrected errors installed in the device for selecting the number of corrected errors exceeds the permissible threshold M, then the error counter generates a “Reset” control signal for counters of zeros with coincidence and (mc) coincidences and transition of the LRR with feedbacks to the autonomous mode of operation not happening.
Если на входы блока сложения с детектора качества канала связи и блока сравнения поступают сигналы противоположных значений, то это приводит к запрету работы устройства синхронизации РкП и указывает на неисправность элементов устройства.If signals of opposite values are received at the inputs of the addition unit from the quality detector of the communication channel and the comparison unit, this leads to a ban on the operation of the RkP synchronization device and indicates a malfunction of the device elements.
Существенным недостатком этого устройства является сравнительно высокие вероятности ложного фазирования или пропуска синхропосылки на канале связи с помехами из-за отсутствия механизма, обеспечивающего полный перебор зачетных отрезков ("окон") на РкП и их анализ.A significant drawback of this device is the relatively high likelihood of false phasing or skipping the clock on the communication channel with interference due to the lack of a mechanism that provides a complete enumeration of test sections ("windows") on the RCP and their analysis.
Задачей изобретения является создание устройства синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне, расширяющего возможность применения каналов связи с различной частотой следования ошибок при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.The objective of the invention is to provide a synchronization device with a recurrence sequence with the function of extracting offset pulses in a sliding window, expanding the possibility of using communication channels with different error rates while maintaining synchronization accuracy, protection against false synchronization and skipping synchronization.
Эта задача решается тем, что устройство синхронизации РкП с функцией исправления ошибок, содержащее первую одноканальную линию задержки на один бит (ОЛЗ1), управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторую ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, счетчик нулей («0») на с совпадений, третий ключ, на первый управляющий вход которого поступает сигнал с выхода счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок и запоминающее устройство выбора количества исправляемых В ошибок, согласно изобретению дополнено запоминающим устройством на (m-c) бит, схемой сравнения, четвертым ключом, линией задержки на (m-c) бит, линией задержки на 2(m-c) бит.This problem is solved in that the RKP synchronization device with an error correction function containing the first single-channel delay line for one bit (OLZ1), a controlled inverter, a first key, a linear recursive register (LRR) with feedback, a comparison unit, as well as a second key, the output of which is connected to the input of the LRR with feedback, the second OLZ for one bit, the output of which is connected to the first input of the second key, and the input is connected to the output of the LRR with feedback, the other output of which is connected to the input of the decoder, while on the other input q the comparison circuit receives the input signal, the counter of zeros ("0") for coincidence, the third key, the first control input of which receives the signal from the output of the counter of zeros ("0") for coincidence, and the output is connected to the second input of the controlled inverter, an error counter and a memory device for selecting the number of correctable B errors, according to the invention, is supplemented with a memory device per (mc) bit, a comparison circuit, a fourth key, a delay line per (mc) bit, a delay line per 2 (mc) bits.
Запоминающее устройство на (m-c) бит реализовано на нескольких 4-разрядных универсальных регистрах сдвига с параллельной или последовательной записью и параллельным или последовательным считыванием, первый разряд которого является JK-триггером, а остальные разряды построены на D-триггерах. При объединении входов J и К первый разряд превращается в D-триггер. При последовательной записи информация подается на объединенные входы J и К, на управляющий вход JOS напряжение логического «0», а при параллельном считывании информации с выходов регистра на вход JOP подается напряжение логической «1». Количество последовательно соединенных n-разрядных универсальных регистров сдвига выбирается таким, чтобы общее количество разрядов составляло (m-c) (Цифровые и аналоговые интегральные микросхемы: справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. - М.: Радио и связь, 1990. - 496 с.: ил. [1]) (тип ИМС: 564ИР9).The memory device on the (m-c) bit is implemented on several 4-bit universal shift registers with parallel or sequential write and parallel or sequential read, the first bit of which is a JK trigger, and the remaining bits are built on D-triggers. When combining inputs J and K, the first bit turns into a D-trigger. In sequential recording, the information is fed to the combined inputs J and K, the logic voltage “0” is applied to the control input JOS, and when the information is read out from the outputs of the register in parallel, the logic voltage “1” is applied. The number of series-connected n-bit universal shift registers is selected so that the total number of bits is (mc) (Digital and analog integrated circuits: a reference book / S.V. Yakubovsky, L.I. Nisselson, V.I. Kuleshova and others; Under the editorship of S.V. Yakubovsky. - M.: Radio and Communications, 1990. - 496 p.: Ill. [1]) (type IMS: 564IR9).
Схема сравнения реализована с помощью переключателей и (m-c)-разрядного компаратора, предназначенного для сравнения модулей двух (m-c)-разрядных чисел. К одному сравниваемому входу А подключается счетчик ошибок, а к (m-c)-разрядному входу В - переключатели, коммутацией которых обеспечивается выбор допустимого порога ошибок М. В случае когда А<В, соответственно, на первом и втором выходах компаратора устанавливается напряжение логического «1» [1] (тип ИМС: 564ИП2).The comparison scheme is implemented using switches and an (m-c) -bit comparator, designed to compare the modules of two (m-c) -bit numbers. An error counter is connected to one input A being compared, and switches are connected to the (mc) -digit input B, the switching of which ensures the selection of an acceptable error threshold M. In the case when A <B, respectively, the logical voltage “1 "[1] (type of integrated circuit: 564IP2).
Четвертый ключ представляет собой одновходовый двунаправленный ключ, выполненный на МОП транзисторах p-типа, управляемых сигналами, поступающими на вход С ключа [1] (тип ИМС: 564КТ3).The fourth key is a one-way bi-directional key made on p-type MOSFETs, controlled by the signals received at the key input C [1] (IC type: 564KT3).
Линия задержки на (m-c) бит выполнена на двухступенчатых синхронных D-регистрах, где по сигналу установки в нулевое состояние со счетчика числа на с совпадений счетчик начинает отсчет времени, равного времени прохождения (m-c) бит с синхронной частотой [1] (тип ИМС: 564ТМ2).The delay line for the (mc) bit is made in two-stage synchronous D-registers, where, by setting the signal to the zero state, the counter starts counting the time equal to the transit time (mc) of the bit with a synchronous frequency [1] from the counter of the number of matches [1] (IC type: 564TM2).
Линия задержки на 2(m-c) бит выполнена на двухступенчатых синхронных D-регистрах, где по сигналу установки в нулевое состояние с выхода линии задержки на (m-c) бит, счетчик начинает отсчет времени, равного времени прохождения 2(m-c) бит с синхронной частотой [1] (тип ИМС: 564ТМ2).The delay line for 2 (mc) bits is made in two-stage synchronous D-registers, where, by setting the signal to the zero state, from the output of the delay line for (mc) bits, the counter starts counting the time equal to the transit time of 2 (mc) bits with a synchronous frequency [ 1] (type IC: 564TM2).
Счетчик ошибок представляет собой (m-c)-разрядный параллельный сумматор комбинационного типа, который с каждым синхронным тактом обеспечивает счет «1», поступающих из ЗУ на (m-с) бит, и сброс полученного значения [1] (тип ИМС: 564ИМ1).The error counter is a (m-c) -bit parallel combiner type combiner, which, with each synchronous clock cycle, provides a count of “1” coming from the memory per (m-s) bit and resetting the received value [1] (IC type: 564IM1).
К выходу из канала связи подключен вход последовательно соединенных ОЛЗ1, управляемый инвертор, первый ключ, линейный рекуррентный регистр (ЛРР) с обратными связями, блок сравнения, а также второй ключ, выход которого соединен со входом ЛРР с обратными связями, вторая ОЛЗ на один бит, выход которой соединен с первым входом второго ключа, а вход соединен с выходом ЛРР с обратными связями, другой выход которого подключен ко входу дешифратора, при этом на другой вход схемы сравнения поступает входной сигнал, счетчик нулей («0») на с совпадений, третий ключ, на первый управляющий вход которого поступает сигнал с выхода счетчика нулей («0») на с совпадений, а выход соединен с вторым входом управляемого инвертора, счетчик ошибок и запоминающее устройство выбора количества исправляемых В ошибок, вход которого соединен с выходом третьего ключа, а выход подключен к входу счетчика ошибок, схемой сравнения, на первый вход которой поступает сигнал со счетчика ошибок, ко второму входу подключается выход запоминающего устройства выбора количества исправляемых В ошибок, четвертый ключ, вход которого соединен с выходом схемы сравнения, выход соединен с управляемыми входами первого и второго ключей, вторым управляющим входом третьего ключа и управляющим входом счетчика «0» на с совпадений, первый управляющий вход соединен с выходом дешифратора сигнала, линией задержки на (m-c), вход которой соединен с выходом счетчика «0» на с совпадений, а выход соединен с вторым управляющим входом четвертого ключа, линией задержки на 2(m-c), вход которой соединен с выходом линии задержки на (m-c), а выход соединен с управляющим входом счетчика «0» на с совпадений и вторым управляющим входом третьего ключа. При этом выход блока сравнения соединен непосредственно с входами третьего ключа и счетчика «0» на с совпадений.The output of the communication channel is connected to the input of series-connected OLZ1, a controlled inverter, the first key, a linear recursive register (LRR) with feedback, a comparison unit, as well as a second key whose output is connected to the LRR input with feedback, the second OLZ is one bit the output of which is connected to the first input of the second key, and the input is connected to the LRR output with feedback, the other output of which is connected to the input of the decoder, while the input to the other input of the comparison circuit, the counter of zeros ("0"), matches, tr there is a key, the first control input of which receives a signal from the output of the zero counter (“0”) for coincidence, and the output is connected to the second input of the controlled inverter, an error counter and a memory device for selecting the number of correctable errors, the input of which is connected to the output of the third key , and the output is connected to the input of the error counter, a comparison circuit, the first input of which receives a signal from the error counter, the output of the memory device for selecting the number of correctable errors, the fourth key, the input to it is connected to the output of the comparison circuit, the output is connected to the controlled inputs of the first and second keys, the second control input of the third key and the control input of the counter “0” by coincidence, the first control input is connected to the output of the signal decoder, delay line to (mc), input which is connected to the output of the counter "0" by coincidence, and the output is connected to the second control input of the fourth key, a delay line of 2 (mc), the input of which is connected to the output of the delay line to (mc), and the output is connected to the control input of the counter " 0 "on with matches and the second control input of the third key. In this case, the output of the comparison unit is connected directly to the inputs of the third key and the counter “0” by coincidence.
Перечисленная новая совокупность существенных признаков обеспечивает снижение вероятности пропуска синхропосылки на каналах связи с помехами и как следствие повышение вероятности правильной синхронизации за счет применения механизма полного перебора окон на РкП с анализом и выделением в них зачетных (неискаженных) импульсов.The aforementioned new set of essential features reduces the likelihood of missing a sync packet on communication channels with interference and, as a result, increases the likelihood of correct synchronization through the use of a mechanism for exhaustive search of windows on the RCP with analysis and allocation of credited (undistorted) pulses in them.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие условию патентоспособности «новизна».The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features identical to all the features of the claimed technical solution are absent, which indicates compliance with the patentability condition of "novelty".
Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности «изобретательский уровень».Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention, the transformations on the achievement of the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".
Заявляемое устройство поясняется чертежом, на котором показано: фиг.1 - структурная схема приемной стороны устройства синхронизации рекуррентной последовательностью с функцией выделения зачетных импульсов в скользящем окне.The inventive device is illustrated in the drawing, which shows: Fig. 1 is a structural diagram of a receiving side of a synchronization device with a recurring sequence with a function for extracting offset pulses in a sliding window.
Предложенное устройство содержит: первую ОЛЗ на один бит (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), вторую ОЛЗ на один бит (6), второй ключ (7), дешифратор (8), запоминающее устройство на (m-c) (9), схему сравнения (10), счетчик ошибок (11), счетчик нулей на с совпадений (12), третий ключ (13), четвертый ключ (14), линию задержки на (m-c) (15), запоминающее устройство (ЗУ) выбора количества исправляемых ошибок (16), линию задержки на 2(m-c) (17). К выходу из канала связи подключены последовательно первая ОЛЗ (1), управляемый инвертор (2), первый ключ (3), ЛРР с обратными связями (4), блок сравнения (5), а также последовательно включенные вторая ОЛЗ на один бит (6) и второй ключ (7), выход ключа (7) и вход второй ОЛЗ на один бит (6) соединены соответственно со входом и выходом ЛРР с обратными связями (4), другой выход ЛРР с обратными связями (4) подключен ко входу дешифратора (8), при этом на вход первой ОЛЗ на один бит (1), другой вход блока сравнения (5) подан входной сигнал, выход блока сравнения (5) соединен с входом счетчика нулей на с совпадений (12) и входом третьего ключа (13), выход которого соединен с входом запоминающего устройства на (m-c) (9) и вторым входом управляемого инвертора (2). Выход счетчика нулей на с совпадений (12) соединен с первым управляющим входом третьего ключа (13) и входом линии задержки на (m-c) (15), выход которой соединен с входом линии задержки на 2(m-c) (17) и первым управляющим входом четвертого ключа (14). Выход линии задержки на 2(m-c) (17) соединен с управляющим входом счетчика «0» на с совпадений (12) и вторым управляющим входом третьего ключа. Выход запоминающего устройства на (m-c) (9) соединен с входом счетчика ошибок (11), выход которого соединен с одним из входов схемы сравнения (10), к другому входу которой подключен выход запоминающего устройства выбора количества исправляемых ошибок (16). Выход схемы сравнения (10) соединен с входом четвертого ключа (14), управляющий вход которого соединен с выходом дешифратора (8), а выход соединен с управляющими входами первого ключа (3), второго ключа (7), третьего ключа (13) и управляющим входом счетчика «0» на с совпадений (12).The proposed device contains: the first OLZ for one bit (1), a controlled inverter (2), the first key (3), LRR with feedback (4), a comparison unit (5), the second OLZ for one bit (6), the second key (7), a decoder (8), a memory on (mc) (9), a comparison circuit (10), an error counter (11), a zero counter for matches (12), a third key (13), a fourth key (14 ), a delay line to (mc) (15), a memory device (memory) for selecting the number of correctable errors (16), a delay line to 2 (mc) (17). The first OLZ (1), the controlled inverter (2), the first key (3), LRR with feedbacks (4), the comparison unit (5), and the second OLZ for one bit (6) are connected in series to the output of the communication channel ) and the second key (7), the output of the key (7) and the input of the second OLZ for one bit (6) are connected respectively to the input and output of the LRR with feedbacks (4), the other output of the LRR with feedbacks (4) is connected to the input of the decoder (8), while the input of the first OLC for one bit (1), the other input of the comparison unit (5) is supplied with an input signal, the output of the comparison unit (5) is connected zeros to the input of the counter to a coincidence (12) and the input of the third switch (13) whose output is connected to the input of the memory device to (m-c) (9) and a second control input of the inverter (2). The output of the zero counter on coincidence (12) is connected to the first control input of the third key (13) and the input of the delay line to (mc) (15), the output of which is connected to the input of the delay line to 2 (mc) (17) and the first control input fourth key (14). The output of the delay line at 2 (m-c) (17) is connected to the control input of the counter “0” on with matches (12) and the second control input of the third key. The output of the storage device at (m-c) (9) is connected to the input of the error counter (11), the output of which is connected to one of the inputs of the comparison circuit (10), to the other input of which is connected the output of the storage device for selecting the number of correctable errors (16). The output of the comparison circuit (10) is connected to the input of the fourth key (14), the control input of which is connected to the output of the decoder (8), and the output is connected to the control inputs of the first key (3), second key (7), third key (13) and control input of the counter "0" on with matches (12).
Величина счетчика «0» на с совпадений выбирается такой, чтобы при минимальном ее значении обеспечить контроль за безыскаженным заполнением ЛРР на приеме. Для этого величина с выбирается в пределах z+1<c<4÷6 разряда, где z - максимальное расстояние между значащими разрядами образующего полинома ЛРР с обратными связями (4).The value of the counter “0” for coincidence is chosen such that, with its minimum value, provide control over the distortionless filling of the LRR at the reception. For this, the value of c is chosen within the limits of z + 1 <c <4 ÷ 6 digits, where z is the maximum distance between significant discharges of the generating LRP polynomial with feedback (4).
Значение параметра М - выбираемого количества исправляемых ошибок в скользящем окне, которое устанавливается на запоминающем устройстве выбора количества исправляемых ошибок (16), зависит от расстояния Хемминга d0. Так как каждый зачетный отрезок, выделяемый на РкП, - это (n; k) - код, имеющий минимальное кодового расстояния d0, где n - длина кода, а k - длина информационной части кода, то М может выбираться в пределах 0≤М≤(m-c)(d0-1)/k без опасности повышения вероятности ложного фазирования, что подтверждают эксперименты, проведенные на имитационной модели.The value of the parameter M - the selected number of correctable errors in the sliding window, which is installed on the memory device for selecting the number of correctable errors (16), depends on the Hamming distance d 0 . Since each offset segment allocated to the RCP is (n; k) is a code having a minimum code distance d 0 , where n is the length of the code, and k is the length of the information part of the code, M can be selected within 0≤M ≤ (mc) (d0-1) / k without the danger of increasing the probability of false phasing, which is confirmed by experiments conducted on a simulation model.
Величина линии задержки на (m-с) бит (15) выбирается равной емкости запоминающего устройства на (m-c) бит (9) для оценки количества ошибок после проверки всех импульсов в первом скользящем окне. Величина линии задержки на 2(m-c) бит (17) определяет максимальную длину полосы анализа РкП, на которой выделяются зачетные импульсы в скользящем окне. Емкости 2(m-c) бит вполне достаточно для принятия решения о факте синхронизации.The value of the delay line per (m-s) bit (15) is selected equal to the storage capacity of the (m-c) bit (9) to estimate the number of errors after checking all pulses in the first sliding window. The value of the delay line by 2 (m-c) bits (17) determines the maximum length of the RkP analysis band, on which offset pulses are allocated in a sliding window. A capacity of 2 (m-c) bits is enough to make a decision about the fact of synchronization.
Промышленное применение изобретения обусловлена тем, что оно может быть осуществлено с помощью современной элементной базы с достижением указанного в изобретении назначения.Industrial use of the invention is due to the fact that it can be carried out using a modern elemental base to achieve the destination specified in the invention.
Экспериментальная проверка характеристик устройства синхронизации РкП с функцией выделения зачетных импульсов в скользящем окне была выполнена на ЭВМ в среде объектно-ориентированного программирования Borland С++ Builder 6 и дала положительный результат.An experimental verification of the characteristics of the RKP synchronization device with the function of extracting offset pulses in a sliding window was performed on a computer in the environment of object-oriented programming Borland C ++ Builder 6 and gave a positive result.
Принцип работы предложенного устройства заключается в следующем.The principle of operation of the proposed device is as follows.
Формирование местной РкП на основе принятой осуществляется при помощи пропускания РкП из канала связи через первый ключ (3) в ЛРР с обратными связями (4), где формируется местная РкП, которая затем поступает в блок сравнения (5). Одновременно на другой вход блока сравнения (5) поступает РкП из канала связи.The formation of local RKP on the basis of the adopted one is carried out by passing the RkP from the communication channel through the first key (3) to the LRR with feedback (4), where the local RkP is formed, which then goes to the comparison unit (5). At the same time, RkP from the communication channel enters the other input of the comparison unit (5).
В блоке сравнения (5) происходит сравнение принимаемой и местной РкП, при их совпадении выдаются нули на счетчик «0» на с совпадений (12) и после с совпадений в блоке сравнения (5) сигнал счетчика «0» на с совпадений (12), замыкая третий ключ (13), включает в работу управляемый инвертор (2), который представляет собой сумматор по модулю 2, на один вход которого поступают импульсы входного сигнала, а на другой - результат сложения в блоке сравнения (5) импульса входного сигнала и импульса в цепи обратной связи ЛРР с обратными связями (4). Поток импульсов из блока сравнения (5) через третий ключ (13) поступает в запоминающее устройство на (m-c) (9), счетчик (11) на каждом такте вычисляет количество «1» в запоминающем устройстве на (m-c) (9) и полученное число передает на схему сравнения (10), которая сравнивает его с числом содержащихся в ЗУ выбора количества исправляемых ошибок (16). Если количество ошибок в «скользящем окне», соответствующее значению на выходе счетчика (11), оказывается меньше порогового, схема сравнения (10) вырабатывает сигнал, который через четвертый ключ (14) подается на управляющие входы первого и второго ключей (3) и (7), отключая ЛРР с обратными связями (4) от канала связи и включая его в автономный режим, кроме того, этот сигнал подается на второй управляющий вход третьего ключа (13), размыкая связь входа управляемого инвертора (2) и блока сравнения (5), этим же сигналом сбрасывается счетчик «0» на с совпадений (12). При этом четвертый ключ (14) замыкается сигналом управления, вырабатываемым счетчиком «0» на с совпадений (12), задержанным в ЛЗ на (m-c) бит (15). Этот же управляющий сигнал с выхода ЛЗ на (m-c) бит (15) поступает на вход линии задержки на 2(m-c) (17), которая определяет максимальную длину полосы анализа РкП, на которой выделяются зачетные импульсы в скользящем окне. Появившись на выходе линии задержки на 2(m-c) (17), управляющий сигнал сбрасывает счетчик «0» на с совпадений (12) и отключает третий ключ (13), размыкая связь входа управляемого инвертора (2) и блока сравнения (5).In the comparison block (5), the received and local RCPs are compared, when they coincide, zeros are sent to the counter “0” for matches (12) and after matches in the comparison block (5), the signal of the counter “0” for matches (12) closing the third key (13), it switches on the controlled inverter (2), which is an adder modulo 2, one input of which receives the pulses of the input signal, and the other the result of the addition of the pulse of the input signal in the comparison unit (5) and pulse in the LRR feedback loop with feedbacks (4). The pulse stream from the comparison unit (5) through the third key (13) enters the memory on (mc) (9), the counter (11) on each clock cycle calculates the amount of “1” in the memory on (mc) (9) and the received the number passes to the comparison circuit (10), which compares it with the number contained in the selection memory of the number of correctable errors (16). If the number of errors in the “sliding window” corresponding to the value at the output of the counter (11) turns out to be less than the threshold, the comparison circuit (10) generates a signal that is fed through the fourth key (14) to the control inputs of the first and second keys (3) and ( 7), disconnecting the LRR with feedbacks (4) from the communication channel and turning it on offline, in addition, this signal is fed to the second control input of the third key (13), breaking the connection between the input of the controlled inverter (2) and the comparison unit (5 ), the same signal resets the counter “0” to s coincides Iy (12). In this case, the fourth key (14) is closed by the control signal generated by the counter “0” on with matches (12), delayed in the LZ by (m-c) bit (15). The same control signal from the LZ output to the (m-c) bit (15) is fed to the input of the delay line to 2 (m-c) (17), which determines the maximum length of the RKP analysis band, on which the set-off pulses are allocated in the sliding window. Appearing at the output of the delay line at 2 (m-c) (17), the control signal resets the counter “0” to coincidences (12) and disables the third key (13), breaking the connection between the input of the controlled inverter (2) and the comparison unit (5).
Когда дешифратор сигналов (8) выделяет в ЛРР с обратными связями (4) искомую комбинацию, на его выходе формируется команда, размыкающая четвертый ключ (14). При условии выделения до этого момента схемой сравнения (10) сигнала, переводящего ЛРР с обратными связями (4) в автономный режим, принимается решение об успешном окончании процесса синхронизации.When the signal decoder (8) selects the desired combination in LRR with feedbacks (4), a command is formed at its output that opens the fourth key (14). Provided that, until this moment, the comparison circuit (10) selects a signal that transfers the LRR with feedbacks (4) to offline mode, a decision is made on the successful completion of the synchronization process.
Изобретение за счет реализации функции выделения зачетных импульсов в скользящем окне расширяет возможность применения каналов связи с различной частотой следования ошибок при сохранении точности синхронизации, защиты от ложной синхронизации и пропуска синхропосылки.The invention, due to the implementation of the function of extracting offset pulses in a sliding window, expands the possibility of using communication channels with different error repetition rates while maintaining synchronization accuracy, protection against false synchronization and skipping synchronization.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013118501/08A RU2553089C2 (en) | 2013-04-22 | 2013-04-22 | Device for synchronising recurrent sequence with function for selecting test pulses in sliding window |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013118501/08A RU2553089C2 (en) | 2013-04-22 | 2013-04-22 | Device for synchronising recurrent sequence with function for selecting test pulses in sliding window |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2013118501A RU2013118501A (en) | 2014-10-27 |
| RU2553089C2 true RU2553089C2 (en) | 2015-06-10 |
Family
ID=53295384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013118501/08A RU2553089C2 (en) | 2013-04-22 | 2013-04-22 | Device for synchronising recurrent sequence with function for selecting test pulses in sliding window |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2553089C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2803318C1 (en) * | 2023-06-14 | 2023-09-12 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Synchronization device based on matrix processing of recurrent sequence |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU698145A1 (en) * | 1977-09-27 | 1979-11-15 | Военная Ордена Ленина Краснознаменная Академия Связи Им.С.М.Буденного | Arrangement for synchronization of pseudorandom train |
| RU2153230C1 (en) * | 1999-03-24 | 2000-07-20 | Научно-исследовательский институт "Вектор" | Method and device for synchronization of complex m sequence |
| US6798855B1 (en) * | 1997-07-30 | 2004-09-28 | Siemens Aktiengesellschaft | Method and arrangement for fast synchronization of two carrier signals |
| EP1138136B1 (en) * | 1998-12-08 | 2004-10-06 | Ericsson Inc. | Synchronization tracking method |
| RU2011131431A (en) * | 2011-07-26 | 2013-02-10 | Государственное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Pseudo-Random Sequence Synchronization Unit with Error Correction Function |
-
2013
- 2013-04-22 RU RU2013118501/08A patent/RU2553089C2/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU698145A1 (en) * | 1977-09-27 | 1979-11-15 | Военная Ордена Ленина Краснознаменная Академия Связи Им.С.М.Буденного | Arrangement for synchronization of pseudorandom train |
| US6798855B1 (en) * | 1997-07-30 | 2004-09-28 | Siemens Aktiengesellschaft | Method and arrangement for fast synchronization of two carrier signals |
| EP1138136B1 (en) * | 1998-12-08 | 2004-10-06 | Ericsson Inc. | Synchronization tracking method |
| RU2153230C1 (en) * | 1999-03-24 | 2000-07-20 | Научно-исследовательский институт "Вектор" | Method and device for synchronization of complex m sequence |
| RU2011131431A (en) * | 2011-07-26 | 2013-02-10 | Государственное образовательное учреждение высшего профессионального образования Академия Федеральной службы охраны Российской Федерации (Академия ФСО России) | Pseudo-Random Sequence Synchronization Unit with Error Correction Function |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2803318C1 (en) * | 2023-06-14 | 2023-09-12 | Федеральное государственное казенное военное образовательное учреждение высшего образования Академия Федеральной службы охраны Российской Федерации | Synchronization device based on matrix processing of recurrent sequence |
| RU2831303C1 (en) * | 2024-05-16 | 2024-12-04 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Академия Федеральной службы охраны Российской Федерации" | Synchronization device based on matrix processing of canonical recurrent sequence formed by modular generator |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2013118501A (en) | 2014-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9118392B2 (en) | Isolated serializer-deserializer | |
| RU2486682C2 (en) | Apparatus for synchronising pseudorandom sequence with error correction function | |
| SE465797B (en) | PROCEDURE TO TRANSFER SYNCHRONIZATION INFORMATION FOR CRYPED TRANSFER IN A MOBILE RADIO SYSTEM | |
| US20120177160A1 (en) | Communication circuit and method of adjusting sampling clock signal | |
| US20010008001A1 (en) | Switching system and scramble control method | |
| US5204903A (en) | Secure communication equipment and secure transmission system | |
| US4667327A (en) | Error corrector for a linear feedback shift register sequence | |
| US4032886A (en) | Concatenation technique for burst-error correction and synchronization | |
| US4849995A (en) | Digital signal transmission system having frame synchronization operation | |
| JP5027876B2 (en) | Clock restoration apparatus and clock restoration method | |
| US9569296B2 (en) | Receiver bit alignment for multi-lane asynchronous high-speed data interface | |
| RU2553089C2 (en) | Device for synchronising recurrent sequence with function for selecting test pulses in sliding window | |
| US3463887A (en) | Time-division multiplexed pcm transmission system | |
| RU2580806C2 (en) | DEVICE SYNCHRONIZATION BASED ON THE COMBINED APPLICATION OF THE DUAL BASIS OF GF (2k) AND ALLOCATION OF "SLIDING WINDOW" ERRORS | |
| RU2803318C1 (en) | Synchronization device based on matrix processing of recurrent sequence | |
| CN116257483A (en) | Asynchronous serial port communication baud rate self-adaption method and device and asynchronous serial port equipment | |
| WO2020085171A1 (en) | Reception device and transmission and reception system | |
| US20080013634A1 (en) | Apparatus and method for high-speed interfacing between integrated circuits | |
| JPS6359621B2 (en) | ||
| RU2831303C1 (en) | Synchronization device based on matrix processing of canonical recurrent sequence formed by modular generator | |
| SU698145A1 (en) | Arrangement for synchronization of pseudorandom train | |
| RU2820053C1 (en) | Device for divergent decoding of linear recurrent sequence segments | |
| RU2820337C1 (en) | Device for synchronization based on matrix processing and decimation of recurrent sequence | |
| RU2621181C1 (en) | Cycle synchronization method with dynamic addressing recipient | |
| RU2446559C1 (en) | Data transfer controller with pseudorandom operating frequency tuning |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20150726 |