RU2446462C1

RU2446462C1 - Analogue processor

Info

Publication number: RU2446462C1
Application number: RU2011114028/08A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2011-04-08
Filing date: 2011-04-08
Publication date: 2012-03-27

Abstract

FIELD: information technology.

SUBSTANCE: analogue processor has nineteen relators, each having a comparator connected by its output to the first input of an XOR element, the second input of which is the control input of the relator, and the output is connected to the control input of the closing and opening switch, the outputs of which are combined and form the output of the relator, where all relators are grouped into six group such that the i-th

and the sixth group contain three and four relators, respectively.

EFFECT: reducing the number of control inputs while maintaining the hardware composition and functional capabilities.

1 dwg

Description

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.The invention relates to automation and analog computing and can be used to build functional units of analog computers, means of automatic regulation and control, etc.

Известны аналоговые процессоры (см., например, фиг.1 в описании изобретения к патенту РФ 2177643, кл. G06G 7/52, 2001 г.; фиг.1 в описании изобретения к патенту РФ 2281551, кл. G06G 7/52, 2006 г.), которые обеспечивают выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.Analog processors are known (see, for example, FIG. 1 in the description of the invention to the patent of the Russian Federation 2177643, CL G06G 7/52, 2001; FIG. 1 in the description of the invention to the patent of the Russian Federation 2281551, CL G06G 7/52, 2006 d.), which provide the choice of the minimum, supraminimum, median, submaximal or maximum of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относятся большие аппаратурные затраты.The reason that impedes the achievement of the technical result indicated below when using known analog processors includes high hardware costs.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый процессор (фиг.1 в описании изобретения к патенту РФ 2281550, кл. G06G 7/52, 2006 г.), который содержит девятнадцать реляторов и обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.The closest device of the same purpose to the claimed invention in terms of features is the analog processor adopted for the prototype (Fig. 1 in the description of the invention to RF patent 2281550, class G06G 7/52, 2006), which contains nineteen relators and provides the choice of the minimum , supraminimum, median, submaximal or maximum of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится наличие четырех управляющих входов.The reason that impedes the achievement of the following technical result when using the prototype is the presence of four control inputs.

Техническим результатом изобретения является уменьшение числа управляющих входов при сохранении аппаратурного состава и функциональных возможностей прототипа.The technical result of the invention is to reduce the number of control inputs while maintaining the hardware and functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем девятнадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, все реляторы сгруппированы в шесть групп так, что i-я

и шестая группы содержат соответственно три и четыре релятора, входы управления j-х

реляторов первой-пятой групп подключены к j-му управляющему входу аналогового процессора, в i-й группе выход первого и выход второго реляторов соединены соответственно с первым и вторым входами третьего релятора, выход третьего релятора первой группы и выходы третьих реляторов второй-пятой групп подключены соответственно к первому входу первого и вторым входам первого-четвертого реляторов шестой группы, в которой выход предыдущего релятора соединен с первым входом последующего релятора, а выход четвертого релятора является выходом аналогового процессора, особенность заключается в том, что вход управления третьего релятора i-й группы подключен к первому управляющему входу аналогового процессора, третий управляющий вход которого образован объединенными входами управления всех реляторов шестой группы.The specified technical result in the implementation of the invention is achieved by the fact that in an analog processor containing nineteen relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relay control input, and the output is connected to a control input of the closing and opening keys, the outputs of which are combined and form the output of the relator, the first and second inputs of which are respectively the non-inverting and inverting inputs of the comparator, connected respectively to the inputs of the closing and opening keys, all relators are grouped into six groups so that the i-th

and the sixth group contain respectively three and four relays, control inputs j-x

the relators of the first to fifth groups are connected to the j-th control input of the analog processor, in the i-th group, the output of the first and second relays are connected respectively to the first and second inputs of the third relay, the output of the third relator of the first group and the outputs of the third relators of the second and fifth groups are connected respectively, to the first input of the first and second inputs of the first to fourth relators of the sixth group, in which the output of the previous relay is connected to the first input of the subsequent relay, and the output of the fourth relay is the output of log processor, the feature is that the control input of the third relay of the i-th group is connected to the first control input of the analog processor, the third control input of which is formed by the combined control inputs of all relators of the sixth group.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.In Fig.1 and Fig.2 presents respectively the diagram of the proposed analog processor and the circuit of the relator used in the construction of the specified processor.

Аналоговый процессор содержит реляторы 1₁₁, ...,1₆₄. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₃, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Все реляторы сгруппированы в шесть групп так, что i-я

и шестая группы содержат соответственно реляторы 1_i1, 1_i2, 1_i3 и 1₆₁, …, 1₆₄, входы управления реляторов 1_1j,..., 1_5j

подключены к j-му управляющему входу аналогового процессора, третий управляющий вход которого образован объединенными входами управления реляторов 1₆₁, …, 1₆₄, выходы реляторов 1_i1 и 1_i2 соединены соответственно с первым и вторым входами релятора 1_i3, выход релятора 1₁₃ и выходы реляторов 1₂₃, …,1₅₃ подключены соответственно к первому входу релятора 1₆₁ и вторым входам реляторов 1₆₁, …, 1₆₄, выходы реляторов 1₆₁,_…, 1₆₃ соединены соответственно с первыми входами реляторов 1₆₂, …, 1₆₄, а выход релятора 1₆₄ является выходом аналогового процессора, первый управляющий вход которого подключен к входу управления релятора 1_i3.The analog processor contains relators 1 ₁₁ , ..., 1 ₆₄ . Each relator contains a comparator 2, connected by the output to the first input of the EXCLUSIVE OR 3 element, the second input of which is the relay control input, and the output is connected to the control input of the closing and disconnecting

keys

4 ₁ and 4 ₃ , the outputs of which are combined to form the relay output, the first and the second inputs of which are the non-inverting and inverting inputs of the comparator 2, respectively, connected to the inputs of the

keys

4 ₁ and 4 ₂ , respectively. All relators are grouped into six groups so that the i-th

and the sixth group contain respectively the relays 1 _i1 , 1 _i2 , 1 _i3 and 1 ₆₁ , ..., 1 ₆₄ , the control inputs of the relators 1 _1j , ..., 1 _5j

connected to the jth control input of the analog processor, the third control input of which is formed by the combined control inputs of the relators 1 ₆₁ , ..., 1 ₆₄ , the outputs of the relators 1 _i1 and 1 _{i2 are} connected respectively to the first and second inputs of the relator 1 _i3 , the output of the relator 1 ₁₃ and the outputs of the relators 1 ₂₃ , ..., 1 _{53 are} connected respectively to the first input of the relator 1 ₆₁ and the second inputs of the relators 1 ₆₁ , ..., 1 ₆₄ , the outputs of the relators 1 ₆₁ , _... , 1 _{63 are} connected respectively to the first inputs of the relators 1 ₆₂ , ..., 1 ₆₄ , and the output of relator 1 ₆₄ is the output of the analog processor, first the control input of which is connected to the control input of the relay 1 _i3 .

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом, втором, третьем управляющих входах фиксируются соответственно необходимые управляющие сигналы f₁,f₂,f₃∈{0,1}; на первый, второй входы релятора 1_i1, первый, второй входы релятора 1_i2

подается соответственно неповторяющийся набор x_i1, x_i2, x_i3, x_i4, образованный четырьмя неповторяющимися сигналами из входного кортежа аналоговых сигналов х₁,.…,х₅ (см. таблицу).The work of the proposed analog processor is as follows. At its first, second, third control inputs, the necessary control signals f ₁ , f ₂ , f ₃ ∈ {0,1} are respectively fixed; on the first, second inputs of the relay 1 _i1 , the first, second inputs of the relay 1 _i2

respectively, a non-repeating set of x _i1 , x _i2 , x _i3 , x _i4 is generated, formed by four non-repeating signals from the input tuple of analog signals x ₁ , ..., x ₅ (see table).

ii x_i1 x _i1 x_i2 x _i2 x_i3 x _i3 x_i4 x _i4 1one x₁ x ₁ x₂ x ₂ x₃ x ₃ x₄ x ₄ 22 x₁ x ₁ x₅ x ₅ x₂ x ₂ x₃ x ₃ 33 x₄ x ₄ x₅ x ₅ x₁ x ₁ x₂ x ₂ 4four x₂ x ₂ x₃ x ₃ x₄ x ₄ x₅ x ₅ 55 x₃ x ₃ x₄ x ₄ x₁ x ₁ x₅ x ₅

Если на входе управления релятора присутствует логический «0» (логическая «1») и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический «0» (логическая «1»), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, операция, воспроизводимая предлагаемым процессором, определяется выражениемIf at the control input of the relator there is a logical “0” (logical “1”) and the signal at its first input is more or less than the signal at its second input, then key 4 _{1 is} respectively closed (open) or open (closed), and key 4 ₂ respectively open (closed) or closed (open). Therefore, if at the control input of the relator there is a logical “0” (logical “1”), then this relator will select at its output the largest (smallest) of the signals acting on its first and second inputs. Thus, the operation reproduced by the proposed processor is determined by the expression

где символами ∨ и · (обозначены соответственно операции max и min.where the symbols ∨ and · (operations max and min, respectively, are indicated

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов, а также имеет аппаратурный состав прототипа и меньшее по сравнению с последним число управляющих входов.The above information allows us to conclude that the proposed analog processor provides the choice of the minimum, supraminimum, median, submaximum or maximum of the five input analog signals, and also has the hardware of the prototype and a smaller number of control inputs compared to the last.

Claims

An analog processor for selecting the minimum, supraminimum, median, submaximum, or maximum of five analog input signals, containing nineteen relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relator control input, and the output is connected to the control input of the closing and opening keys, the outputs of which are combined and form the output of the relator, the first and second inputs of which are non-inverts, respectively the inverting and inverting inputs of the comparator, respectively connected to the inputs of the closing and disconnecting keys, and all relators are grouped into six groups so that the ith

the relators of the first to fifth groups are connected to the j-th control input of the analog processor, in the i-th group, the output of the first and second relays are connected respectively to the first and second inputs of the third relay, the output of the third relator of the first group and the outputs of the third relators of the second and fifth groups are connected respectively, to the first input of the first and second inputs of the first to fourth relators of the sixth group, in which the output of the previous relay is connected to the first input of the subsequent relay, and the output of the fourth relay is the output of log processor, characterized in that the control input of the third relay of the i-th group is connected to the first control input of the analog processor, the third control input of which is formed by the combined control inputs of all relators of the sixth group.