Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных структурах, функционирующих в модулярной системе счисления.The invention relates to the field of automation and computer engineering and can be used in computational structures operating in a modular number system.
Известно устройство (аналог) (авт. св. СССР №1571583, МКИ G06F 7/72, БИ №22, 1990 г.), содержащее дешифраторы, группы элементов И, элементы ИЛИ, сумматор по модулю 2, элементы И, элементы НЕ, группы элементов ИЛИ, коммутатор, шифраторы. Недостаток устройства - невозможность выполнения модульной операции умножения.A device (analog) is known (ed. St. USSR No. 1571583, MKI G06F 7/72, BI No. 22, 1990) containing decoders, groups of AND elements, OR elements, adder modulo 2, AND elements, NOT elements, element groups OR, switch, encoders. The disadvantage of this device is the inability to perform a modular operation of multiplication.
Известно также устройство (аналог) (авт. св. СССР №1689949, МКИ G06F 7/72, БИ №41, 1991 г.), содержащее дешифраторы, элементы И и НЕ, элемент ИЛИ-НЕ, группы элементов ИЛИ, коммутатор, группы элементов И, шифратор. Недостаток устройства - невозможность выполнения модульной операции умножения.A device (analogue) is also known (ed. St. USSR No. 1689949, MKI G06F 7/72, BI No. 41, 1991), containing decoders, AND and NOT elements, an OR-NOT element, groups of OR elements, a switch, groups elements And, encoder. The disadvantage of this device is the inability to perform a modular operation of multiplication.
Наиболее близким по технической сущности (прототипом к предлагаемому изобретению) является устройство (патент РФ №2188448, МПК G06F 7/72, БИ №24, 2002 г.), содержащее дешифраторы, шифратор, управляемые фазовращатели, генератор гармонического сигнала, фазовращатели на фиксированное значение фазы и измеритель фазы гармонического сигнала.The closest in technical essence (the prototype of the present invention) is a device (RF patent No. 2188448, IPC G06F 7/72, BI No. 24, 2002), containing decoders, encoder, controlled phase shifters, harmonic signal generator, phase shifters to a fixed value phase and phase meter of the harmonic signal.
Недостаток прототипа - низкие функциональные возможности, заключающиеся в том, что устройство реализует выполнение исключительно аддитивной модульной операции. Это определяется алгоритмом функционирования и структурой составляющих его узлов.The disadvantage of the prototype is the low functionality, which consists in the fact that the device implements the implementation of exclusively additive modular operations. This is determined by the functioning algorithm and the structure of its constituent nodes.
Задача, на решение которой направлено заявляемое устройство, состоит в реализации проведения мультипликативных модульных операций.The task to which the claimed device is directed is to implement multiplicative modular operations.
Технический результат выражается в возможности выполнения модульной операции умножения.The technical result is expressed in the ability to perform a modular operation of multiplication.
Технический результат достигается тем, что в устройство, содержащее l дешифраторов (l=]log2(р-1)/2[, где р - модуль устройства), l управляемых фазовращателей, генератор гармонического сигнала, измеритель фазы гармонического сигнала, (р-1) фазовращателей на фиксированные значения фазы и первый шифратор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя, выход i-го управляемого фазовращателя - с первым входом (i+1)-го управляемого фазовращателя , выход l-го управляемого фазовращателя - со входом 1 измерителя фазы гармонического сигнала, вход q измерителя фазы гармонического сигнала соединен с выходом генератора гармонического сигнала через фазовращатель на фиксированное значение фазы, равное , при этом вход (p+1) измерителя фазы гармонического сигнала является тактовым входом устройства, выход измерителя фазы гармонического сигнала соединен со входом первого шифратора, а выходы дешифраторов подключены ко вторым входам соответствующих управляемых фазовращателей, введены первый дешифратор, первый элемент ИЛИ, первая группа элементов ИЛИ, второй элемент ИЛИ, второй шифратор, (l-1) блоков умножения на константу по модулю, l блоков элементов И, второй дешифратор, вторая группа элементов ИЛИ, третий элемент ИЛИ, третий шифратор, сумматор по модулю два, первый блок элементов ИЛИ, второй блок элементов ИЛИ, преобразователь кода числа х в р-х и третий блок элементов ИЛИ, причем входы разрядов первого сомножителя соединены с соответствующими входами первого дешифратора, выход нулевого разряда которого соединен со вторым входом первого элемента ИЛИ, a i-е и (p-i)-е выходы первого дешифратора подключаются ко входам соответствующих элементов ИЛИ первой группы, при этом (p-i)-е выходы первого дешифратора также подключаются ко входам второго элемента ИЛИ, выходы элементов ИЛИ первой группы соединены с соответствующими входами второго шифратора, выходы которого подключаются к входам блоков умножения на константу по модулю и второму входу l-го блока элементов И, входы разрядов второго сомножителя соединены с соответствующими входами второго дешифратора, выход нулевого разряда которого соединен с первым входом первого элемента ИЛИ, а i-е и (p-i)-е выходы второго дешифратора подключаются ко входам соответствующих элементов ИЛИ второй группы, при этом (p-i)-е выходы второго дешифратора также подключаются ко входам третьего элемента ИЛИ, выходы элементов ИЛИ второй группы соединены с соответствующими входами третьего шифратора, выходы которого подключаются к первым входам соответствующих блоков элементов И, выходы блоков умножения на константу по модулю соединены со вторыми входами соответствующих блоков элементов И, выходы которых подключены к входам соответствующих дешифраторов, выход первого элемента ИЛИ соединен со входом нулевого разряда первого шифратора, выход которого подключается ко вторым входам первого и второго блоков элементов ИЛИ, выходы второго и третьего элементов ИЛИ соединены со входами сумматора по модулю два, инверсионный выход которого подключен к первому входу первого блока элементов ИЛИ, а прямой выход сумматора по модулю два подключен к первому входу второго блока элементов ИЛИ, выход которого соединен со вторым входом третьего блока элементов ИЛИ, выход которого является выходом устройства, а выход первого блока элементов ИЛИ соединен через преобразователь кода числа х в р-х с первым входом третьего блока элементов ИЛИ.The technical result is achieved by the fact that in a device containing l decoders (l =] log 2 (p-1) / 2 [, where p is the module of the device), l controlled phase shifters, a harmonic signal generator, a phase meter of a harmonic signal, (p- 1) phase shifters to fixed phase values and the first encoder, the output of the harmonic signal generator being connected to the first input of the first controlled phase shifter, the output of the i-th controlled phase shifter to the first input of the (i + 1) -th controlled phase shifter , the output of the l-th controlled phase shifter - with input 1 of the harmonic signal phase meter, input q a harmonic signal phase meter is connected to the output of the harmonic signal generator through a phase shifter to a fixed phase value equal to wherein the input (p + 1) of the harmonic signal phase meter is the clock input of the device, the output of the harmonic signal phase meter is connected to the input of the first encoder, and the outputs of the decoders are connected to the second inputs of the corresponding controlled phase shifters, the first decoder, the first OR element, the first group are introduced OR elements, second OR element, second encoder, (l-1) modulo-constant multiplication blocks, l blocks of AND elements, second decoder, second group of OR elements, third OR element, third encoder, total modulo two, the first block of OR elements, the second block of OR elements, the code converter of the number x in p-x, and the third block of OR elements, the bit inputs of the first factor being connected to the corresponding inputs of the first decoder, the zero-bit output of which is connected to the second input of the first element OR, a i-th and (pi) -th outputs of the first decoder are connected to the inputs of the corresponding OR elements of the first group, while (pi) -th outputs of the first decoder are also connected to the inputs of the second OR element, the outputs of the OR elements of the first group are connected to the corresponding inputs of the second encoder, the outputs of which connected to the inputs of the blocks of multiplication by a constant modulo and the second input of the l-th block of elements And, the inputs of the bits of the second factor are connected to the corresponding inputs of the second decoder, the output of the zero discharge of which is connected to the first input of the first OR element, and the ith and (pi) -th outputs of the second decoder are connected to the inputs of the corresponding OR elements of the second group, while the (pi) -th outputs of the second decoder are also connected to the inputs of the third OR, the outputs of the second OR the groups are connected to the corresponding inputs of the third encoder, the outputs of which are connected to the first inputs of the corresponding blocks of AND elements, the outputs of the blocks of multiplication by a constant are modulo connected to the second inputs of the corresponding blocks of AND elements, the outputs of which are are connected to the inputs of the corresponding decoders, the output of the first OR element is connected to the zero-input of the first encoder, the output of which is connected to the second inputs of the first and second blocks of OR elements, the outputs of the second and third elements of OR are connected to the inputs of the adder modulo two, the inverse output of which is connected to the first input of the first block of OR elements, and the direct output of the adder modulo two is connected to the first input of the second block of OR elements, the output of which is connected to the second input of the third block of elements OR, the output of which is the output of the device, and the output of the first block of OR elements is connected through the code converter of the number x in px to the first input of the third block of OR elements.
Сущность изобретения состоит в следующем: пусть А - первый операнд, В - второй и необходимо провести операцию модульного умножения , где р - модуль. Представим число В в виде В=Sb-n·2b-n+...+Sb-1·2b-1+S0·20 . Тогда (Si=0 либо 1, т.е. равно значению соответствующего разряда в двоичном представлении числа В).The invention consists in the following: let A be the first operand, B the second, and it is necessary to carry out the operation of modular multiplication where p is the module. We represent the number B in the form B = S bn · 2 bn + ... + S b-1 · 2 b-1 + S 0 · 2 0 . Then (S i = 0 or 1, i.e. equal to the value of the corresponding bit in the binary representation of the number B).
Произведение вида можно получить при помощи блока умножения на константу по модулю (авт. св. СССР №1617439, МКИ G06F 7/72, БИ №48, 1990 г.). Следовательно, для получения результата операции необходимо произвести последовательное сложение чисел вида для тех разрядов двоичного представления числа В, Si которых равны 1.The product of the form can be obtained using the constant multiplication block modulo (ed. St. USSR No. 1617439, MKI G06F 7/72, BI No. 48, 1990). Therefore, to obtain the result of the operation it is necessary to make sequential addition of numbers of the form for those bits of the binary representation of the number B, S i which are equal to 1.
Сокращение количества используемого оборудования может быть достигнуто за счет использования свойства симметрии таблицы Кэли относительно вертикали и горизонтали, проходящих между величинами (p-1)/2 и (p+1)/2. Если воспользоваться понятием индекса операнда: то для операции модульного умножения в силу вертикальной и горизонтальной симметрии таблицы Кэли справедливы следующие соотношения: где α'=р-α; β'=р-β.Reducing the amount of equipment used can be achieved by using the symmetry property of the Cayley table relative to the vertical and horizontal, passing between the values of (p-1) / 2 and (p + 1) / 2. To use the concept of operand index: then for the operation of modular multiplication, due to the vertical and horizontal symmetry of the Cayley table, the following relationships are true: where α '= p-α; β '= p-β.
Например. Пусть p=5, А=4, 5=3. Так как (p+1)/2≤A≤(p-1) и (р+1)/2≤В≤(р-1), то γα=γβ=1, следовательно, воспользуемся соотношением , где α', β' - разряды операндов А и В, представленных в унитарном коде. Для сокращения оборудования в соответствии с таблицей 2 необходимо объединить разряды операнда А и разряды операнда В, так чтобы α'=р-А и β'=р-В.For example. Let p = 5, A = 4, 5 = 3. Since (p + 1) / 2≤A≤ (p-1) and (p + 1) / 2≤B≤ (p-1), then γ α = γ β = 1, therefore, we use the relation , where α ', β' are the bits of the operands A and B represented in the unitary code. To reduce equipment in accordance with Table 2, it is necessary to combine the bits of the operand A and the bits of the operand B, so that α '= p-A and β' = p-B.
Пусть р=5, А=2, В=2. Так как 0<A≤(p-1)/2 и 0<В≤(р-1)/2, то γα=γβ=0, следовательно, воспользуемся соотношением , где α, β-разряды операндов А и В, представленных в унитарном коде.Let p = 5, A = 2, B = 2. Since 0 <A≤ (p-1) / 2 and 0 <В≤ (p-1) / 2, then γ α = γ β = 0, therefore, we use the relation , where α, β-bits of the operands A and B represented in the unitary code.
Таблица Кэли для умножения по модулю 5Cayley table for multiplication modulo 5
Таблица 1Table 1
αα
ββ
00
1one
22
33
4four
00
00
00
00
00
00
1one
00
1one
22
33
4four
22
00
22
4four
1one
33
33
00
33
1one
4four
22
4four
00
4four
33
22
1one
Таблица Кэли для умножения по модулю 5 с учетом симметрии относительно вертикали и горизонталиCayley table for multiplication modulo 5 taking into account symmetry with respect to the vertical and horizontal
Таблица 2table 2
αα
ββ
00
1one
22
00
00
00
00
1one
00
1one
22
22
00
22
4four
На фиг.1 представлена структурная схема предлагаемого устройства, где: 1 - генератор гармонического сигнала, 21÷2l - управляемые фазовращатели, 3 - измеритель фазы гармонического сигнала, 4 - группа фазовращателей на фиксированное значение фазы , 5 - первый шифратор, - входы первого сомножителя, 7 - первый дешифратор, 8 - первый элемент ИЛИ, 91÷9(p-1)/2 - элементы ИЛИ первой группы, 10 - второй элемент ИЛИ, 11 - второй шифратор, 121÷12(l-1) - блоки умножения на константу по модулю, 131÷13l - блоки элементов И, - входы разрядов второго сомножителя, 15 - второй дешифратор, 161÷16(p-1)/2 - элементы ИЛИ второй группы, 17 - третий элемент ИЛИ, 18 - третий шифратор, 191÷19l - дешифраторы первой группы, 20 - сумматор по модулю два, 21 - первый блок элементов ИЛИ, 22 - второй блок элементов ИЛИ, 23 - преобразователь кода числа х в р-х, 24 - третий блок элементов ИЛИ, 25 - выход устройства.Figure 1 presents the structural diagram of the proposed device, where: 1 - harmonic signal generator, 2 1 ÷ 2 l - controlled phase shifters, 3 - phase meter of the harmonic signal, 4 - group of phase shifters for a fixed phase value , 5 - the first encoder, - inputs of the first factor, 7 - first decoder, 8 - first OR element, 9 1 ÷ 9 (p-1) / 2 - OR elements of the first group, 10 - second OR element, 11 - second encoder, 12 1 ÷ 12 (l -1) - blocks of multiplication by a constant modulo, 13 1 ÷ 13 l - blocks of elements And, - the inputs of the discharges of the second factor, 15 - the second decoder, 16 1 ÷ 16 (p-1) / 2 - the elements of the OR of the second group, 17 - the third element of the OR, 18 - the third encoder, 19 1 ÷ 19 l - the decoders of the first group, 20 - an adder modulo two, 21 - the first block of OR elements, 22 - the second block of OR elements, 23 - the code converter of the number x in p-x, 24 - the third block of OR elements, 25 - the output of the device.
Выход генератора гармонического сигнала 1 соединен с первым входом первого управляемого фазовращателя 21; выход управляемого фазовращателя 2i - с первым входом управляемого фазовращателя 2(i+1) , выход управляемого фазовращателя 2l - с первым входом измерителя фазы гармонического сигнала 3, вход q измерителя фазы гармонического сигнала 3 соединен с выходом генератора 1 гармонического сигнала через фазовращатель 4(q-1) на фиксированное значение фазы, равное , при этом вход (p+1) измерителя фазы гармонического сигнала 3 является тактовым входом устройства, выход измерителя фазы гармонического сигнала 3 соединен со входом первого шифратора 5, входы разрядов 6j первого сомножителя устройства соединены с соответствующими входами первого дешифратора 7, выход нулевого разряда которого соединен со вторым входом первого элемента 8 ИЛИ, а i-е и (p-i)-е выходы первого дешифратора подключаются ко входам соответствующих элементов 9i ИЛИ первой группы, при этом (p-i)-e выходы первого дешифратора также соединены со входами второго элемента 10 ИЛИ, выходы элементов 9i ИЛИ первой группы подключены к соответствующим входам второго шифратора 11, выходы которого подключаются ко входам блоков умножения 12i на константу по модулю и вторым входом l-го блока 13, элементов И, входы разрядов 14j второго сомножителя соединены с соответствующими входами второго дешифратора 15, выход нулевого разряда которого соединен с первым входом первого элемента 8 ИЛИ, а i-е и (p-i)-е выходы второго дешифратора подключаются ко входам соответствующих элементов 16i ИЛИ второй группы, при этом (p-i)-е выходы второго дешифратора также соединены со входами третьего элемента 17 ИЛИ, выходы элементов 16i ИЛИ второй группы соединены с соответствующими входами третьего шифратора 18, выходы которого подключаются к первым входам блоков 13m элементов И соответственно, выходы которых подключены к входам соответствующих дешифраторов 19m, выходы блоков умножения на константу по модулю 12i соединены со вторыми входами соответствующих блоков 13m элементов И, вторые входы управляемых фазовращателей 2m соединены с выходами соответствующих дешифраторов 19m, выход первого элемента 8 ИЛИ соединен со входом нулевого разряда первого шифратора 5, выход которого подключен ко вторым входам блоков 21, 22 элементов ИЛИ, выходы элементов 10, 17 ИЛИ соединены со входами сумматора по модулю два 20, инверсионный выход которого подключен к первому входу первого блока 21 элементов ИЛИ, а прямой выход сумматора по модулю два подключен к первому входу второго блока 22 элементов ИЛИ, выход которого соединен со вторым входом третьего блока 24 элементов ИЛИ, выход которого является выходом устройства 25, выход первого блока элементов ИЛИ соединен через преобразователь кода 23 числа х в р-х с первым входом третьего блока элементов ИЛИ.The output of the harmonic signal generator 1 is connected to the first input of the first controlled phase shifter 2 1 ; output of the controlled phase shifter 2 i - with the first input of the controlled phase shifter 2 (i + 1) , the output of the controlled phase shifter 2 l - with the first input of the phase meter of the harmonic signal 3, input q harmonic signal phase meter 3 is connected to the output of the harmonic signal generator 1 through a phase shifter 4 (q-1) by a fixed phase value equal to wherein the input (p + 1) of the phase meter of the harmonic signal 3 is the clock input of the device, the output of the phase meter of the harmonic signal 3 is connected to the input of the first encoder 5, the inputs of the bits 6 j the first factor of the device connected to the corresponding inputs of the first decoder 7, the output of the zero discharge of which is connected to the second input of the first element 8 OR, and i and (pi) -th outputs of the first decoder are connected to the inputs of the corresponding elements 9 i OR of the first group, while the (pi) -e outputs of the first decoder are also connected to the inputs of the second element 10 OR, the outputs of the elements 9 i OR of the first group are connected to the corresponding inputs of the second encoder 11, the outputs of which are connected to the inputs of the multiplication blocks 12 i to a constant modulo and the second input of the l-th block 13, elements And, inputs of bits 14 j the second factor is connected to the corresponding inputs of the second decoder 15, the output of the zero discharge of which is connected to the first input of the first element 8 OR, and i and (pi) -th outputs of the second decoder are connected to the inputs of the corresponding elements 16 i OR of the second group, while the (pi) -th outputs of the second decoder are also connected to the inputs of the third element 17 OR, the outputs of the elements 16 i OR of the second group are connected to the corresponding inputs of the third encoder 18, the outputs of which are connected to the first inputs of blocks 13 m elements And, accordingly, the outputs of which are connected to the inputs of the corresponding decoders 19 m , the outputs of the blocks of multiplication by a constant modulo 12 i are connected to the second inputs of the corresponding blocks of 13 m elements And, the second inputs of the controlled phase shifters 2 m are connected to the outputs of the corresponding decoders 19 m , the output of the first of the OR element 8 is connected to the zero-input of the first encoder 5, the output of which is connected to the second inputs of the OR blocks 21, 22, the outputs of the OR elements 10, 17 are connected to the inputs of the adder modulo two 20, inv The version output of which is connected to the first input of the first block of 21 OR elements, and the direct output of the adder modulo two is connected to the first input of the second block of 22 OR elements, the output of which is connected to the second input of the third block 24 of OR elements, the output of which is the output of device 25, the output the first block of OR elements is connected through a code converter 23 of the number x in p-x with the first input of the third block of OR elements.
На фиг.2 представлена структурная схема измерителя фазы гармонического сигнала 3, где Bx1÷Вхp+1 - входы измерителя фазы, 261÷26p-1 - аналоговые перемножители, 271÷27p-1 - интеграторы, 28 - решающее устройство.Figure 2 presents the structural diagram of the phase meter of the harmonic signal 3, where Bx 1 ÷ Bx p + 1 - inputs of the phase meter, 26 1 ÷ 26 p-1 - analog multipliers, 27 1 ÷ 27 p-1 - integrators, 28 - decisive device.
На фиг.3 представлена структурная схема управляемого фазовращателя 2t , где Bx1 и Вх2 - входы управляемого фазовращателя, 291÷29p - коммутаторы гармонического сигнала, 30k - линии задержки на (w - несущая частота гармонического сигнала).Figure 3 presents the structural diagram of a controlled phase shifter 2 t , where Bx 1 and Bx 2 - inputs of the controlled phase shifter, 29 1 ÷ 29 p - harmonic signal switches, 30 k - delay lines on (w is the carrier frequency of the harmonic signal).
Рассмотрим работу устройства. На входы разрядов 6j первого сомножителя поступает первый операнд А. После преобразования в первом дешифраторе 7 в унитарный код нулевой разряд числа подключается ко второму входу первого элемента 8 ИЛИ, a i-е и (p-i)-е разряды числа для объединения поступают на входы соответствующих элементов 9i ИЛИ первой группы, (p-i)-е разряды числа также поступают на входы второго элемента 10 ИЛИ для проведения коррекции результата. После преобразования в шифраторе 11 в двоичный код числа поступают на входы блоков 12i умножения на константу по модулю, а также на второй вход блока 13l элементов И. На выходах блоков 12i умножения на константу по модулю получаем произведения вида , а на втором входе блока 13l элементов И имеем . Данные числа будут представлены в двоичном коде. На входы разрядов 14j второго сомножителя поступает второй операнд В. После преобразования во втором дешифраторе 15 в унитарный код нулевой разряд числа подключается к первому входу первого элемента 8 ИЛИ, а i-е и (p-i)-е разряды числа для объединения поступают на входы соответствующих элементов 16i ИЛИ второй группы, (p-i)-е разряды числа также поступают на входы третьего элемента 17 ИЛИ для проведения коррекции результата. После преобразования в шифраторе 18 в двоичный код числа поступают на первые входы блоков 13l элементов И. С выходов блоков 13l элементов И на входы дешифраторов 19m поступают числа в двоичном коде вида для тех разрядов операнда В, которые не равны нулю. В противном случае на вход соответствующего дешифратора 19m поступит двоичный позиционный код числа ноль. После их преобразования в дешифраторах 19m в унитарные коды числа поступают на входы соответствующих управляемых фазовращателей 21÷2l. В соответствии со значениями унитарных кодов чисел в управляемых фазовращателях 21÷2l путем подключения коммутаторами 291÷29р соответствующих линий задержки 301÷30p-1 устанавливаются набеги фазы, равные . После прохождения гармонического сигнала с выхода генератора 1 гармонического сигнала через l фазовращателей 2 суммарный набег фазы этого сигнала будет равен .Consider the operation of the device. At the inputs of bits 6 j of the first factor, the first operand A is received. After conversion in the first decoder 7 into a unitary code, the zero bit of the number is connected to the second input of the first element 8 OR, a i-e and (pi) -th digits of the number to be combined are supplied to the inputs of the corresponding elements of 9 i OR of the first group, (pi) -th digits of the number are also fed to the inputs of the second element of 10 OR to carry out the correction of the result. After conversion in the encoder 11 to binary code, the numbers go to the inputs of blocks 12 i of multiplication by a constant modulo, and also to the second input of block 13 l of elements I. At the outputs of blocks 12 i of multiplication by a constant modulo we obtain products of the form , and at the second input of the block 13 l elements And we have . These numbers will be presented in binary code. The second operand B arrives at the inputs of bits 14 j of the second factor. After conversion in the second decoder 15 into a unitary code, the zero digit of the number is connected to the first input of the first element 8 OR, and the i-th and (pi) -th digits of the number to be combined are supplied to the inputs of the corresponding elements 16 i OR of the second group, (pi) -th digits of the number are also fed to the inputs of the third element 17 OR to carry out the correction of the result. After conversion in the encoder 18 into a binary code for the number provided to first inputs of block elements 13 l I. From blocks 13 l of elements to the inputs and outputs of decoders 19 m receives the number in binary form for those bits of operand B that are not equal to zero. Otherwise, the binary positional code of the number zero will be input to the corresponding decoder 19 m . After their conversion in the decoders 19 m into unitary codes, the numbers arrive at the inputs of the corresponding controlled phase shifters 2 1 ÷ 2 l . In accordance with the values of unitary codes of numbers in controlled phase shifters 2 1 ÷ 2 l by connecting the switches 29 1 ÷ 29 r of the corresponding delay lines 30 1 ÷ 30 p-1 , phase incursions equal to . After passing the harmonic signal from the output of the harmonic signal generator 1 through l phase shifters 2, the total phase incursion of this signal will be equal to .
Для проведения коррекции результата сигналы с элементов 10 и 17 ИЛИ поступают на входы сумматора по модулю два 20. Если для сигналов на входах сумматора γA=γВ, то с прямого выхода сумматора результат поступает на выход устройства 25. Если γA≠γB, то с инверсного выхода сумматора результат поступает на преобразователь кода 23 числа х в р-х, на выходе которого получаем при γα=0; γβ=1 или при γα=1; γβ=0.To carry out the correction of the result, the signals from the elements 10 and 17 OR are fed to the inputs of the adder modulo two 20. If for the signals at the inputs of the adder γ A = γ V , then from the direct output of the adder the result goes to the output of the device 25. If γ A ≠ γ B , then from the inverted output of the adder the result goes to the code converter 23 of the number x in p-x, at the output of which we get when γ α = 0; γ β = 1 or when γ α = 1; γ β = 0.
Пример. Пусть p=5, A=4, B=3.Example. Let p = 5, A = 4, B = 3.
На входах разрядов 62, 61 и 60 при A=4 будут соответствующие значения S2=1, S1=0 и S0=0, которые поступают на дешифратор 7, на выходе которого разряды i1 и i4 поступают на первый элемент 91 ИЛИ первой группы, а разряды i2 и i3 поступают на второй элемент 92 ИЛИ первой группы и на входе шифратора 11 получаем два разряда, равные соответственно i1=1 и i2=0. Следовательно, на втором входе блока 131 элементов И получим число . На входах разрядов 142, 141 и 140 при B=3 будут соответствующие значения S2=0, S1=1 и S0=1, которые поступают на дешифратор 15, на выходе которого разряды i1 и i4 поступают на первый элемент 161 ИЛИ второй группы, а разряды i2 и i3 поступают на второй элемент 162 ИЛИ второй группы и на входе шифратора 18 получаем два разряда, равные соответственно i1=0 и i2=1. Следовательно, после преобразования двоичного позиционного кода в дешифраторе 19 устройства в унитарный код в управляемом фазовращателе 2 коммутаторами 291÷295 подключаются соответствующие линии задержки 301÷304 на время, равное .At the inputs of bits 6 2 , 6 1 and 6 0 with A = 4 there will be corresponding values S 2 = 1, S 1 = 0 and S 0 = 0, which are fed to the decoder 7, at the output of which the bits i 1 and i 4 go to the first element 9 1 OR of the first group, and bits i 2 and i 3 go to the second element 9 2 OR of the first group and at the input of the encoder 11 we get two bits equal to i 1 = 1 and i 2 = 0, respectively. Therefore, at the second input of the block 13 1 elements And we get the number . At the inputs of bits 14 2 , 14 1 and 14 0 with B = 3 there will be corresponding values S 2 = 0, S 1 = 1 and S 0 = 1, which are fed to the decoder 15, at the output of which the bits i 1 and i 4 go to the first element 16 1 OR of the second group, and bits i 2 and i 3 go to the second element 16 2 OR of the second group and at the input of the encoder 18 we get two bits equal to i 1 = 0 and i 2 = 1, respectively. Therefore, after converting the binary positional code in the decoder 19 of the device, in the unitary code in the controlled phase shifter 2 by switches 29 1 ÷ 29 5 the corresponding delay lines 30 1 ÷ 30 4 are connected for a time equal to .
После прохождения гармонического сигнала через управляемый фазовращатель 2 фаза этого сигнала будет равна . Таким образом, суммарная фаза гармонического сигнала прямо пропорциональна числу 2. Напряжение на выходе интегратора 27 в канале измерителя фазы будет максимальным для второго номера канала. Так как для сигналов, поступающих на сумматор по модулю два 20 γA=γB=1, то коррекция результата отсутствует и на выход 25 устройства поступит число 2 в двоичном коде.After the harmonic signal passes through the controlled phase shifter 2, the phase of this signal will be equal to . Thus, the total phase of the harmonic signal is directly proportional to the number 2. The voltage at the output of the integrator 27 in the channel of the phase meter will be maximum for the second channel number. Since for the signals arriving at the adder modulo two 20 γ A = γ B = 1, there is no correction of the result and the output 25 of the device will receive the number 2 in binary code.
Пусть p=5, А=2, B=2.Let p = 5, A = 2, B = 2.
На входах разрядов 62, 61 и 60 при А=2 будут соответствующие значения S2=0, S1=1 и S0=0, которые поступают на дешифратор 7, на выходе которого разряды i1 и i4 поступают на первый элемент 91 ИЛИ первой группы, а разряды i2 и i3 поступают на второй элемент 92 ИЛИ первой группы и на входе шифратора 11 получаем два разряда, равные соответственно i1=0 и i2=1. Следовательно, на втором входе блока 131 элементов И получим число . На входах разрядов 142, 141 и 140 при В=2 будут соответствующие значения S2=0, S1=1 и S0=0, которые поступают на дешифратор 15, на выходе которого разряды i1 и i4 поступают на первый элемент 161 ИЛИ второй группы, а разряды i2 и i3 поступают на второй элемент 162 ИЛИ второй группы и на входе шифратора 18 получаем два разряда, равные соответственно i1=0 и i2=1. Следовательно, после преобразования двоичного позиционного кода в дешифраторе 19 устройства в унитарный код в управляемом фазовращателе 2 коммутаторами 291÷295 подключаются соответствующие линии задержки 301÷304 на время, равное .At the inputs of bits 6 2 , 6 1 and 6 0 with A = 2 there will be corresponding values S 2 = 0, S 1 = 1 and S 0 = 0, which are fed to the decoder 7, at the output of which the bits i 1 and i 4 go to the first element 9 1 OR of the first group, and bits i 2 and i 3 go to the second element 9 2 OR of the first group and at the input of the encoder 11 we get two bits equal to i 1 = 0 and i 2 = 1, respectively. Therefore, at the second input of the block 13 1 elements And we get the number . At the inputs of bits 14 2 , 14 1 and 14 0 with B = 2 there will be corresponding values S 2 = 0, S 1 = 1 and S 0 = 0, which are fed to the decoder 15, at the output of which the bits i 1 and i 4 go to the first element 16 1 OR of the second group, and bits i 2 and i 3 go to the second element 16 2 OR of the second group and at the input of the encoder 18 we get two bits equal to i 1 = 0 and i 2 = 1, respectively. Therefore, after converting the binary positional code in the decoder 19 of the device, in the unitary code in the controlled phase shifter 2 by switches 29 1 ÷ 29 5 the corresponding delay lines 30 1 ÷ 30 4 are connected for a time equal to .
После прохождения гармонического сигнала через управляемый фазовращатель 2 фаза этого сигнала будет равна . Таким образом, суммарная фаза гармонического сигнала прямо пропорциональна числу 4. Напряжение на выходе интегратора 27 в канале измерителя фазы будет максимальным для четвертого номера канала. Так как для сигналов, поступающих на сумматор по модулю два 20 γA=γB=0, то коррекция результата отсутствует и на выход 25 устройства поступит число 4 в двоичном коде.After the harmonic signal passes through the controlled phase shifter 2, the phase of this signal will be equal to . Thus, the total phase of the harmonic signal is directly proportional to the number 4. The voltage at the output of the integrator 27 in the channel of the phase meter will be maximum for the fourth channel number. Since for the signals arriving at the adder modulo two 20 γ A = γ B = 0, there is no correction of the result and the output 25 of the device will receive the number 4 in binary code.
