RU2335844C2 - Analog-to-digital converter and method of calibration thereof - Google Patents
Analog-to-digital converter and method of calibration thereof Download PDFInfo
- Publication number
- RU2335844C2 RU2335844C2 RU2006134463/09A RU2006134463A RU2335844C2 RU 2335844 C2 RU2335844 C2 RU 2335844C2 RU 2006134463/09 A RU2006134463/09 A RU 2006134463/09A RU 2006134463 A RU2006134463 A RU 2006134463A RU 2335844 C2 RU2335844 C2 RU 2335844C2
- Authority
- RU
- Russia
- Prior art keywords
- voltage
- output
- adc2
- vreflv
- adc
- Prior art date
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
Изобретение относится к электронике и может быть использовано в микроэлектронных системах обработки аналоговых сигналов и преобразования аналоговой информации в цифровую, в частности, при разработке прецизионных аналого-цифровых преобразователей (АЦП).The invention relates to electronics and can be used in microelectronic systems for processing analog signals and converting analog information to digital, in particular, in the development of precision analog-to-digital converters (ADCs).
Цель изобретения - уменьшение абсолютной погрешности и площади кристалла интегральных прецизионных АЦП последовательного приближения, а также повышение его быстродействия. Абсолютная погрешность АЦП включает ошибки смещения нуля, погрешности шкалы и интегральной нелинейности.The purpose of the invention is to reduce the absolute error and crystal area of integrated precision ADCs of successive approximation, as well as increasing its speed. The absolute error of the ADC includes zero bias, scale errors, and integral nonlinearity.
Известно множество схем АЦП последовательного приближения, однако наименьшую абсолютную погрешность преобразования способен обеспечить АЦП последовательного приближения на основе N-разрядного ЦАП с последовательным резистивным делителем из 2N резисторов, включенных между выводами опорного источника и не менее 2N ключей, описанный в патенте США № 4146882 М. Кл. Н03К 13/02, опубликованный 27 марта 1979 г. Малая абсолютная погрешность преобразования в таком АЦП достигается за счет минимальных ошибок смещения нуля и полной шкалы, а также малой нелинейности последовательного резистивного делителя, привязанного к выводам опорного источника. Однако для высокоразрядных АЦП количество резисторов и размеры резистивного делителя становятся неприемлемо велики. Кроме того, большие размеры резистивного делителя приводят к ухудшению интегральной нелинейности АЦП уже за счет влияния систематической погрешности согласования сопротивлений групп резисторов делителя, расположенных на значительных расстояниях друг от друга.There are many consecutive approximation ADC circuits, however, the smallest absolute conversion error can be achieved by a sequential approximation ADC based on an N-bit DAC with a series resistive divider of 2 N resistors connected between the terminals of the reference source and at least 2 N keys described in US patent No. 4146882 M. Cl. Н03К 13/02, published on March 27, 1979. A small absolute error of conversion in such an ADC is achieved due to minimal zero offset and full scale errors, as well as a small nonlinearity of the series resistive divider associated with the conclusions of the reference source. However, for high-performance ADCs, the number of resistors and the dimensions of the resistive divider become unacceptably large. In addition, the large size of the resistive divider leads to a deterioration in the integral nonlinearity of the ADC due to the influence of the systematic error in matching the resistances of the divider resistor groups located at significant distances from each other.
Наиболее близким к заявляемому является двухкаскадный АЦП последовательно-параллельного преобразования, описанный в книге Ф.Аллен и Э.Санчес-Синенсио: "Электронные схемы с переключаемыми конденсаторами», М.: Радио и связь, 1989 г., стр.434-435, рис.7.7.3.Closest to the claimed is a two-stage ADC serial-parallel conversion described in the book by F. Allen and E. Sanchez-Sinensio: "Electronic circuits with switched capacitors", M .: Radio and communication, 1989, pp. 434-435, Fig.7.7.3.
Известный двухкаскадный N-разрядный АЦП включает: параллельный N/2 разрядный АЦП1 и N/2 разрядный ЦАП1 с общим последовательным резистивным делителем из 2N/2 резисторов, вычитатель-умножитель, формирующий умноженную на 2N/2 разность входного сигнала и выходного напряжения ЦАП1, и параллельный N/2 разрядный АЦП2 со вторым последовательным резистивным делителем из 2N/2 резисторов. Двухкаскадный АЦП осуществляет двухтактное преобразование входного сигнала: на первом такте АЦП1 определяет N/2 старших разрядов, вычитатель-умножитель формирует умноженную на 2N/2 разность входного сигнала и выходного напряжения ЦАП1, которая на втором такте преобразуется в АЦП2, определяющим N/2 младших разрядов. Очевидно, что для двухкаскадного N-разрядного АЦП требуется существенно меньшее количество резисторов и ключей, но необходимы 2*(2N/2-1) компараторов (вместо одного) и схема вычитателя-умножителя на переключаемых конденсаторах с операционным усилителем. В связи с тем что преобразование осуществляется всего за два такта, этот АЦП имеет существенно более высокое быстродействие по сравнению с АЦП последовательного приближения.The well-known two-stage N-bit ADCs include: parallel N / 2-bit ADC1 and N / 2-bit DAC1 with a common series resistive divider of 2 N / 2 resistors, a subtractor-multiplier that forms the difference of the input signal and the output voltage of DAC1 multiplied by 2 N / 2 , and a parallel N / 2 bit ADC2 with a second series resistive divider of 2 N / 2 resistors. The two-stage ADC performs push-pull conversion of the input signal: at the first clock, the ADC1 determines N / 2 of the high order bits, the subtractor-multiplier generates the input signal and the output voltage of the DAC1 multiplied by 2 N / 2 , which is converted to the ADC2 at the second clock, which determines the N / 2 of the lower discharges. Obviously, a two-stage N-bit ADC requires a significantly smaller number of resistors and switches, but 2 * (2 N / 2 -1) comparators (instead of one) and a subtractor-multiplier circuit on switched capacitors with an operational amplifier are required. Due to the fact that the conversion is carried out in just two clock cycles, this ADC has a significantly higher speed compared to the sequential approximation ADC.
Основным недостатком известного АЦП является необходимость умножения разности входного сигнала и выходного напряжения K=N/2 разрядного ЦАП1 на 2K аналоговым умножителем на переключаемых конденсаторах с быстродействующим прецизионным операционным усилителем, что ведет к увеличению всех составляющих погрешностей АЦП (смещения нуля, погрешности шкалы, интегральной и дифференциальной нелинейности) за счет ошибок согласования емкостей конденсаторов, нелинейности их вольт-фарадных характеристик, инжекции зарядов ключами, смещения нуля и ошибки усиления усилителя и их зависимости от величины преобразуемого напряжения. В известном 2-х или более каскадном АЦП обычно используется цифровая коррекция ошибок преобразования компараторов АЦП1 за счет увеличения на единицу разрядности АЦП2, при этом нецелесообразно использовать разрядность АЦП в каждом каскаде (К) более 5 из-за резкого увеличения количества компараторов (2K-1) и возрастания их сложности вследствие уменьшения диапазона корректируемой ошибки компараторов. Диапазон корректируемой ошибки компараторов Vref/2K+1, где Vref - опорное напряжение АЦП. Таким образом, для реализации, например, 12 разрядного АЦП необходимо использовать уже трехкаскадную схему с двумя дополнительными разрядами для цифровой коррекции (5-разрядный АЦП1/ЦАП1 плюс 5-разрядный АЦП2/ЦАП2 плюс 4-разрядный АЦП3) и две схемы вычитателя-умножителя на 32, увеличивающие погрешности АЦП. Отметим, что последовательный резистивный делитель при соответствующих размерах резисторов может обеспечить точность, достаточную для 16-18-разрядных АЦП. Напротив, вычитатель-умножитель с большим коэффициентом умножения обычно имеет точность не выше 12 разрядов из-за погрешностей напряжения смещения и коэффициента умножения, зависящих от величины преобразуемого напряжения и поэтому не поддающихся полной коррекции цифровыми или аналоговыми методами.The main disadvantage of the known ADC is the need to multiply the difference between the input signal and the output voltage K = N / 2 of the bit DAC1 by 2 K with an analog multiplier on switched capacitors with a high-speed precision operational amplifier, which leads to an increase in all components of the ADC errors (zero offset, scale error, integral and differential nonlinearity) due to matching errors of capacitors, nonlinearity of their capacitance-voltage characteristics, injection of charges with keys, zero offset and amplifier gain errors and their dependence on the magnitude of the converted voltage. In a known 2 or more cascade ADCs, digital correction of ADC1 comparator conversion errors is usually used due to an increase in the ADC2 bit per unit, while it is not practical to use ADC bits in each cascade (K) of more than 5 due to a sharp increase in the number of comparators (2 K - 1) and an increase in their complexity due to a decrease in the range of corrected error of comparators. The range of the corrected error of the comparators is Vref / 2 K + 1 , where Vref is the ADC reference voltage. Thus, to implement, for example, a 12-bit ADC, it is necessary to use a three-stage circuit with two additional bits for digital correction (5-bit ADC1 / DAC1 plus 5-bit ADC2 / DAC2 plus 4-bit ADC3) and two subtractor-multiplier circuits by 32, increasing the error of the ADC. Note that a series resistive divider with appropriate resistor sizes can provide sufficient accuracy for 16-18-bit ADCs. On the contrary, a subtractor-multiplier with a large multiplication factor usually has an accuracy of no more than 12 bits due to bias voltage errors and the multiplication factor, depending on the magnitude of the converted voltage and therefore not amenable to complete correction by digital or analog methods.
Кроме того, все компараторы, аналоговые ключи ЦАП со схемами управления, вычитатели-умножители должны иметь напряжение питания не меньшее, чем напряжения обрабатываемого аналогового сигнала и опорного источника, что не позволяет использовать в них быстродействующие и плотноупакованные низковольтные КМОП элементы, доступные в современных технологиях. Например, низковольтные КМОП транзисторы в 0,18-0,13 мкм технологиях требуют напряжения питания 1-1,2 В, тогда как для АЦП часто необходимо преобразование аналогового сигнала более 2,5 В.In addition, all comparators, analog DAC keys with control circuits, subtractors, and multipliers must have a supply voltage no lower than the voltage of the processed analog signal and the reference source, which does not allow the use of high-speed and close-packed low-voltage CMOS elements available in modern technologies. For example, low-voltage CMOS transistors in 0.18-0.13 micron technologies require a supply voltage of 1-1.2 V, while analogue signal conversion of more than 2.5 V is often necessary for an ADC.
Целью настоящего изобретения является уменьшение абсолютной погрешности преобразования и площади кристалла интегральных прецизионных АЦП последовательного приближения, а также повышение его быстродействия.The aim of the present invention is to reduce the absolute error of the conversion and the area of the crystal integrated precision ADCs of successive approximation, as well as increasing its speed.
Поставленная цель достигается тем, что N-разрядный АЦП, включающий К-разрядные АЦП1 и ЦАП1 с общим последовательным резистивным делителем Rdiv1, включенным между положительным Vrefp и отрицательным Vrefm выводами опорного источника с напряжением Vref, схему формирования разностного сигнала входа АЦП и выходного напряжения ЦАП1, N-K+1 - разрядный АЦП2 и блок управления с цифровой коррекцией ошибок АЦП1, содержит дополнительный низковольтный источник опорного напряжения VrefLV с напряжением, меньшим напряжения питания АЦП2, схема формирования разностного сигнала выполнена на паре противофазных ключей с двумя входами, подключенными соответственно к входу АЦП и выходу ЦАП1 и общим выходом, подключенным к входу низковольтного АЦП2 последовательного приближения, включающего компаратор напряжения, вход которого является выходом схемы выборки и хранения разностного сигнала, и подключен через ключ выборки к источнику напряжения, не превышающего напряжения питания АЦП2 и не меньшего VrefLV, через конденсаторную матрицу С0 к входу АЦП2, а через конденсаторную матрицу С1 к ключам выхода ЦАП2, содержащего второй последовательный резистивный делитель Rdiv2, подключенный между выводом опорного напряжения Vrefm и выходом источника VrefLV, причем источник VrefLV включает буферный усилитель с входом, подключенным к отводу Rdiv1 с напряжением Vrefm+(C0/C1)*Vref/2(K-1), выходом, подключенным к выходу источника VrefLV, и схему калибровки напряжения источника VrefLV.This goal is achieved by the fact that the N-bit ADC, including K-bit ADC1 and DAC1 with a common series resistive divider Rdiv1, connected between the positive Vrefp and negative Vrefm outputs of the reference source with voltage Vref, the circuit for generating the differential signal of the ADC input and the output voltage of DAC1, N-K + 1 - bit ADC2 and the control unit with digital error correction ADC1, contains an additional low-voltage reference voltage source VrefLV with a voltage lower than the supply voltage of ADC2, a differential the signal is made on a pair of antiphase keys with two inputs connected respectively to the input of the ADC and the output of DAC1 and a common output connected to the input of the low-voltage ADC2 of sequential approximation, including a voltage comparator, the input of which is the output of the sampling and storage circuit of the differential signal, and connected through the sample key to a voltage source that does not exceed the supply voltage of the ADC2 and not less than VrefLV, through the capacitor matrix C0 to the input of the ADC2, and through the capacitor matrix C1 to the output keys of the DAC2, containing its second series resistive divider Rdiv2, connected between the output of the reference voltage Vrefm and the output of the VrefLV source, and the VrefLV source includes a buffer amplifier with an input connected to the Rdiv1 tap with the voltage Vrefm + (C0 / C1) * Vref / 2 (K-1) , the output connected to the output of the VrefLV source, and a voltage calibration circuit of the VrefLV source.
Поставленная цель повышения быстродействия и уменьшения абсолютной погрешности преобразования и площади кристалла интегральных прецизионных АЦП последовательного приближения достигается так же и тем, что в частном случае реализации N-разрядного АЦП низковольтный N-K+1-разрядный АЦП2 последовательного приближения включает N-K-M+1-разрядный ЦАП2 с последовательным резистивным делителем Rdiv2 и дифференциальный компаратор напряжения, один из входов которого является выходом схемы выборки и хранения разности входного сигнала АЦП и выходного напряжения ЦАП1 и подключен через конденсаторную матрицу С0 к входу АЦП2, а через конденсаторную матрицу С1 к ключам выхода ЦАП2, второй вход компаратора через конденсаторные матрицы С2, С3, идентичные матрицам С0, С1, и матрицу ключей, образующих М-разрядный ЦАП3 на переключаемых конденсаторах, подключен к Vrefm и по, крайней мере, одному младшему отводу делителя Rdiv2, оба входа компаратора через ключи выборки также подключены к источнику напряжения с величиной, не превышающей напряжения питания АЦП2 и не меньшей VrefLV.The goal is to increase the speed and reduce the absolute error of the conversion and the crystal area of the integral precision ADCs of successive approximation is also achieved by the fact that in the particular case of the implementation of the N-bit ADC, the low-voltage N-K + 1-bit ADC2 of the sequential approximation includes NK-M + 1- bit DAC2 with a series resistive divider Rdiv2 and a differential voltage comparator, one of the inputs of which is the output of the sampling and storage circuit of the difference between the input signal of the ADC and the output DAC1 is connected through the capacitor matrix C0 to the input of the ADC2, and through the capacitor matrix C1 to the output keys of the DAC2, the second input of the comparator through the capacitor matrices C2, C3, identical to the matrices C0, C1, and the matrix of keys forming an M-bit DAC3 on switched capacitors is connected to Vrefm and at least one junior tap of the Rdiv2 divider, both comparator inputs are also connected to the voltage source with a value not exceeding the ADC2 supply voltage and not less than VrefLV via the sample keys.
Поставленная цель уменьшения абсолютной погрешности преобразования достигается также и тем, что в частном случае реализации N-разрядного АЦП схема калибровки выходного напряжения источника VrefLV включает ЦАП, корректирующий смещение нуля буферного усилителя источника, и коммутатор, по крайней мере, одного из отводов Rdiv1 с напряжением равным или большим Vrefm+Vref/2(K-1) к входу АЦП, по крайней мере, одного из отводов Rdiv1 с напряжением на Vref/2(K-1) меньшим к выходу ЦАП1, а выхода источника VrefLV к выходу ЦАП2.The goal of reducing the absolute conversion error is also achieved by the fact that in the particular case of the implementation of the N-bit ADC, the VrefLV source output voltage calibration circuit includes a DAC that corrects the zero offset of the source buffer amplifier, and a switch for at least one of the Rdiv1 taps with a voltage equal to or a large Vrefm + Vref / 2 (K-1) to the ADC input of at least one of the Rdiv1 taps with a voltage of Vref / 2 (K-1) lower to the output of DAC1, and the output of VrefLV source to the output of DAC2.
Поставленная цель уменьшения абсолютной погрешности преобразования АЦП достигается также и способом калибровки напряжения VrefLV низковольтного опорного источника в АЦП, при котором к выходу ЦАП2 постоянно подключают выход источника VrefLV, ко входу АЦП поочередно подключают все отводы Rdiv1 с напряжением равным или большим Vrefm+Vref/2(K-1), при этом к выходу ЦАП1 поочередно подключают отводы Rdiv1 с напряжением на Vref/2(K-1) меньшим напряжения на входе АЦП, после каждого переключения на входе АЦП2 формируют разность напряжений близкую к Vref/2(K-1), компаратор АЦП2 сравнивает ее с напряжением опорного источника VrefLV, а схема калибровки выходного напряжения усилителя анализирует состояние выхода компаратора АЦП2 и методом последовательного приближения подстраивает напряжение смещения буферного усилителя корректирующим ЦАП и тем самым подстраивает выходное напряжение низковольтного опорного источника VrefLV к величине разностного напряжения на входе АЦП2 в соответствующем сегменте Rdiv1 с учетом ошибки емкостного делителя С0/С1 и компаратора АЦП2. Цифровые коды корректирующего ЦАП запоминают и используют для корректировки величины напряжения VrefLV при работе ЦАП1 в соответствующих сегментах Rdiv1.The goal of reducing the absolute error of the ADC conversion is also achieved by the method of calibrating the voltage VrefLV of the low-voltage reference source to the ADC, in which the output of the VrefLV source is constantly connected to the output of the DAC2, all Rdiv1 taps with a voltage equal to or greater Vrefm + Vref / 2 are alternately connected to the ADC input ( K-1) , in this case, the Rdiv1 taps with a voltage at Vref / 2 (K-1) less than the voltage at the ADC input are alternately connected to the output of DAC1, after each switching at the ADC2 input, a voltage difference is formed close to Vref / 2 (K-1) , comparato ADC2 compares it with the voltage of the reference source VrefLV, and the amplifier output voltage calibration circuit analyzes the output state of the ADC2 comparator and adjusts the offset voltage of the buffer amplifier with a correcting DAC using the method of successive approximation and thereby adjusts the output voltage of the low-voltage reference source VrefLV to the value of the differential voltage at the input of ADC2 Rdiv1 segment, taking into account the error of the capacitive divider С0 / С1 and the ADC2 comparator. The digital codes of the correcting DAC are stored and used to correct the voltage VrefLV during the operation of DAC1 in the corresponding segments Rdiv1.
Сущность изобретения поясняется чертежами:The invention is illustrated by drawings:
На Фиг.1 представлена структурная схема N-разрядного АЦП по п.1, включающего К-разрядный параллельный АЦП1 110 и К-разрядный ЦАП1 120 с общим последовательным резистивным делителем 130, включенным между положительным Vrefp 102 и отрицательным Vrefm 103 выводами источника опорного напряжения Vref, низковольтный N-K+1 разрядный АЦП2 140 последовательного приближения, дополнительный низковольтный источник опорного напряжения VrefLV 160 с напряжением, меньшим напряжения питания АЦП2 (VddLV) 105, схему формирования разностного сигнала входа АЦП и выходного напряжения ЦАП1 на паре противофазных ключей S1 171 и S2 172 со входами, подключенными к входу АЦП 101 и выходу ЦАП1 и общим выходом, подключенным к входу АЦП2 104, включающего компаратор напряжения (КН) 141, вход которого является входом схемы выборки и хранения разностного сигнала, и подключен через ключ (S5) 143 выборки к источнику напряжения 144, не превышающего VddLV и не меньшего VrefLV, через конденсаторную матрицу С0 145 к входу АЦП2 104, а через конденсаторную матрицу С1 146 к ключам S3 147 и S4 148 выхода ЦАП2 142, содержащего второй последовательный резистивный делитель Rdiv2, подключенный между выводом опорного напряжения Vrefm 103 и выходом источника VrefLV 163. Источник VrefLV 160 включает буферный усилитель 161 с входом, подключенным к отводу Rdiv1 134 с напряжением Vrefm+(С0/С1)*Vref/2(K-1), выходом к выходу источника VrefLV и схему калибровки 162 выходного напряжения источника VrefLV. Состояние ключей S1, S2, S3, S4, S5, S6 на Фиг.1, 5, 6, 7 приведено для фазы преобразования, для фазы выборки входного сигнала состояние ключей инверсное.Figure 1 shows the structural diagram of the N-bit ADC according to
Здесь и далее первая цифра в обозначениях элементов соответствует номеру фигуры, а вторая и третья цифры, обозначающие сам элемент, одинаковы для одинаковых элементов на всех фигурах.Hereinafter, the first digit in the designation of the elements corresponds to the number of the figure, and the second and third digits indicating the element itself are the same for the same elements in all figures.
На Фиг.2 представлена структурная схема К-разрядного параллельного АЦП1 210 и К-разрядного ЦАП1 220 для N-разрядного АЦП по п.1, включающих общий последовательный резистивный делитель Rdivl 230, включенный между положительным Vrefp 202 и отрицательным Vrefm 203 выводами опорного источника с напряжением Vref. Делитель Rdiv1 состоит из 2K+1 резисторов 231-ХХ с отводами на входы 2K-1 компараторов 211-ХХ АЦП1 и на 2K ключей 221-XX ЦАП1 через каждые 2 резистора, причем отвод на первый компаратор выполнен через 3 резистора от Vrefm, а отвод на первый ключ ЦАП1 выполнен от Vrefm. Объединенные выходы всех ключей ЦАП1 образуют его выход 222. Дополнительный низковольтный источник опорного напряжения VrefLV 260, включающий буферный операционный усилитель (БОУ) 261 с единичным усилением, подключенный неинвертирующим входом к отводу Rdiv1 между 4 и 5 резисторами вместе с ключом 221-Sd3, что соответствует напряжению делителя Vrefm+(C0/C1)*Vref/2(K-1) при С0/С1=1. При целочисленном значении С0/С1, отличном от единицы, вход усилителя должен быть подключен к отводу делителя с напряжением, умноженным на С0/С1. Источник опорного напряжения имеет также схему калибровки 262 величины выходного напряжения буферного усилителя, подключенного к выходу низковольтного опорного источника VrefLV 263.Figure 2 presents the structural diagram of the K-bit
На Фиг.3 представлена диаграмма напряжения на входе компаратора 141 АЦП2 (в цепи 181) в зависимости от входного напряжения АЦП 301, формируемого при работе АЦП ключами S1 171, S2 172 и конденсатором (конденсаторной матрицей) С0 145. Утолщенные линии соответствует работе идеального АЦП1, а пунктирные линии нормальной ширины показывают возможные напряжения при ошибках срабатывания компараторов АЦП1 в диапазоне правильной работы схемы цифровой коррекции ошибок компараторов АЦП1.Figure 3 presents the voltage diagram at the input of the comparator 141 ADC2 (in circuit 181) depending on the input voltage of the ADC 301 generated during the operation of the ADC by keys S1 171, S2 172 and the capacitor (capacitor matrix) С0 145. The thickened lines correspond to the work of an ideal ADC1 , and the dashed lines of normal width show the possible voltages during operation errors of the ADC1 comparators in the range of the correct operation of the digital error correction circuit of the ADC1 comparators.
На Фиг.4 представлена схема размещения резисторов 431-ХХ прецизионного делителя Rdiv1 АЦП1 и ЦАП1, обеспечивающая за счет сворачивания последовательного делителя в матрицу с центральной симметрией компенсировать погрешности согласования суммы сопротивлений пар смежных резисторов, связанные с градиентами слоевого сопротивления и геометрических размеров. Отводы делителя 432-ХХ подключены к ключам ЦАП1 410, а отводы делителя 433-ХХ подключены к компараторам АЦП1 420.Figure 4 shows the arrangement of resistors 431-XX of the precision divider Rdiv1 ADC1 and DAC1, which, by folding the serial divider into a matrix with central symmetry, compensates for errors in matching the sum of the resistances of pairs of adjacent resistors associated with the gradients of layer resistance and geometric dimensions. The taps of the divider 432-XX are connected to the keys of the
На Фиг.5 представлена структурная схема низковольтного (N-K+1) разрядного АЦП2 последовательного приближения для N-разрядного АЦП по п.2, включающего N-K-M+1-разрядный ЦАП2 542 с последовательным резистивным делителем Rdiv2 и дифференциальный компаратор напряжения 541, один из входов 581 которого является выходом схемы выборки и хранения разности входного сигнала АЦП и выходного напряжения ЦАП1 и подключен через конденсаторную матрицу С0 545 к входу АЦП2 504, а через конденсаторную матрицу С1 546 к ключам выхода ЦАП2 547, 548, второй вход компаратора через конденсаторные матрицы С2 555, С3 556, (идентичные матрицам С0, С1) и матрицу ключей 550, образующих М-разрядный ЦАП3 на переключаемых конденсаторах, подключен к Vrefm 503 и, по крайней мере, одному младшему отводу делителя Rdiv2 554, оба входа компаратора 541 через ключи выборки 543, 543а (S5, S6) также подключены к источнику напряжения 544 с величиной, не превышающей напряжения питания АЦП2 VddLV2 и не меньшей VrefLV. Стрелками в цепях 504, 582, 551, 581, 553 и на выходе компаратора 541 на Фиг.5 показано направление изменения потенциала при переходе АЦП из фазы выборки входного сигнала в фазу преобразования.Figure 5 presents the structural diagram of a low-voltage (N-K + 1) bit ADC2 sequential approximation for the N-bit ADC according to
На Фиг.6(a,b,c,d) представлены примеры реализации схем М-разрядных ЦАП3 на переключаемых конденсаторах по п.2 для разных М. Простейшая реализация одноразрядного ЦАП (Фиг.6а: М=1) требует всего два дополнительных ключа 650, коммутирующих конденсаторы 655, 656 между Vrefm и отводом 654 от делителя Rdiv2 с весом 1 единица младшего разряда (ЕМР) ЦАП2. Двухразрядный ЦАП3 (Фиг.6b: М=2) может быть выполнен с 6 дополнительными ключами 650 и разбиением конденсаторов 655, 656 на 2 равные части каждый, что обычно делается для размещения их с центральной симметрией, обеспечивающей лучшее согласование емкостей. Также двухразрядный ЦАП3 может быть выполнен с 4 ключами 650 (Фиг.6 с), коммутирующими конденсаторы 655, 656 между Vrefm и отводами от делителя Rdiv2 654 и 654а с весами 1 и 0,5 ЕМР ЦАП2, причем отвод с весом 0,5 ЕМР ЦАП2 реализуется выполнением первого резистора делителя Rdiv2 из 4-х резисторов с последовательно-параллельным соединением. Трехразрядный ЦАП3 (Фиг.6d: М=3) выполнен с 8 дополнительными ключами 650 с использованием двух отводов 654 и 654а делителя Rdiv2 с весами 1 и 0,5 ЕМР ЦАП2 и разбиением конденсаторов 655, 656 на две части. ЦАП3 с разрядностью большей 3-х могут быть выполнены аналогично, разбиением конденсаторов 655, 656 на 4 и более частей или использованием дополнительных отводов Rdiv2 ЦАП2 с весами 0,25 ЕМР ЦАП2 и меньше. Следует отметить, что приведенные схемы двух- и трехразрядных ЦАП3 требуют равенства всех конденсаторов С2, С3, C0, С1 (555, 556, 545, 546 Фиг.5), однако существуют реализации аналогичных ЦАП3 и для конденсаторов с двоично-взвешенными емкостями, например, С3=С1=2*С0=2*С2.Figure 6 (a, b, c, d) presents examples of the implementation of M-bit DAC3 circuits on switched capacitors according to
На Фиг.7 приведена схема источника опорного напряжения VrefLV по п.3 и организации его калибровки по способу п.4. Неинвертирующий вход буферного усилителя (БОУ) 761 источника опорного напряжения VrefLV 760 подключен здесь между 4 и 5 резисторами 731-4, 731-5 делителя Rdiv1 730, что соответствует напряжению делителя Vrefm+(C0/C1)*Vref/2(K-1) при С0/С1=1. При целочисленном значении С0/С1, отличном от единицы, вход усилителя должен быть подключен к отводу делителя с напряжением, умноженным на С0/С1.Figure 7 shows a diagram of a reference voltage source VrefLV according to
Схема калибровки 762 источника опорного напряжения VrefLV 760 включает ЦАП 764 подстройки смещения нуля буферного усилителя, управляемый выходом компаратора АЦП2 741 через регистр последовательного приближения (РПП) 765, коммутатор 766, подключающий выход источника VrefLV 763 к выходу ЦАП2, и коммутатор 767, подключающий, по крайней мере, один из отводов делителя Rdiv1 730 с напряжением равным или большим Vrefm+Vref/2(K-1) к аналоговому входу АЦП 701. При этом схема калибровки 762 подключает к выходу ЦАП1 722, по крайней мере, один из отводов делителя Rdiv1 730 с напряжением на Vref/2(К-1) меньшим напряжения, подключенного к входу АЦП.The calibration circuit 762 of the VrefLV 760 reference voltage source includes a DAC 764 for adjusting the zero offset of the buffer amplifier controlled by the output of the
Заявляемый N-разрядный АЦП (см. Фиг.1) работает описанным ниже образом.The inventive N-bit ADC (see Figure 1) works as described below.
В фазе выборки входной аналоговый сигнал поступает на вход параллельного К-разрядного АЦП1 110 и одновременно через замкнутый ключ S1 171 на вход N-K+1-разрядного низковольтного АЦП2 140 последовательного приближения, при этом вход компаратора 141 АЦП2 через замкнутый ключ S5 143 подключен к любому источнику напряжения 144 в диапазоне от низковольтного напряжения питания АЦП2 (VddLV) до напряжения низковольтного источника опорного напряжения (VrefLV) и компаратор 141 находится в состоянии обнуления для автокоррекции смещения нуля входа. Выход ЦАП2 142 в фазе выборки отключен ключом S3 147 и узел 182 ключом S4 148 подключен к Vrefm 103. Отметим, что функции ключей S3 147 и S4 148 могут выполнять ключи ЦАП2.In the sampling phase, the input analog signal is fed to the input of the parallel K-bit ADC1 110 and simultaneously through the closed key S1 171 to the input of the N-K + 1-bit low-voltage ADC2 140 sequential approximation, while the input of the comparator 141 ADC2 through the closed key S5 143 is connected to any voltage source 144 in the range from the low-voltage supply voltage of the ADC2 (VddLV) to the voltage of the low-voltage reference voltage source (VrefLV) and the comparator 141 is in the zero state to automatically correct the input zero offset. The output of DAC2 142 in the sampling phase is disabled by the key S3 147 and the node 182 by the key S4 148 is connected to Vrefm 103. Note that the functions of the keys S3 147 and S4 148 can be performed by the keys of DAC2.
2K-1 компараторов АЦП1 сравнивают входной сигнал с 2K-1 напряжениями, формируемыми общим резистивным делителем АЦП1 и ЦАП1 Rdiv1, подключенным между выводами опорного напряжения Vrefm и Vrefp. Результатом параллельного (однотактного) преобразования АЦП1 являются К старших разрядов выходного кода АЦП и выбранный ключ ЦАП1, коммутирующий на выход ЦАП1 отвод Rdiv1 с ближайшим меньшим входного сигнала потенциалом. Момент выборки входного сигнала определяется моментом размыкания ключа S5 143 АЦП2 и в этот же момент компараторы АЦП1 фиксируют свое состояние. При этом допустима ошибка срабатывания компараторов величиной менее VRef/2К+1, которая будет скорректирована цифровой коррекцией за счет избыточной на 1 бит разрядности АЦП2. После размыкания ключа S5 143 начинается фаза преобразования АЦП2, в которой размыкается ключ S1 171 и замыкается ключ S2 172, уменьшая напряжение на входе АЦП2 104 на величину разностного сигнала входа АЦП и выходного напряжения ЦАП1. Емкостной делитель C0/С1 передает на вход компаратора 141 АЦП2 (узел 181) разностный сигнал, уменьшающий потенциал узла 181 относительно исходного (в состоянии обнуления) уровня на величину (Vан.вх.-Vцап2вых)*С0/(С0+С1) (см. Фиг.3). Блок управления АЦП2 149 анализирует состояние выхода компаратора и организует процедуру последовательного приближения, формируя на выходе ЦАП2 142 напряжение, возвращающее потенциал в узле 181 к исходному уровню. N-K+1-разрядный ЦАП2 выполнен на основе последовательного резистивного делителя Rdiv2, подключенного между Vrefm и выходом низковольтного источника опорного напряжения VrefLV 163, и матрицы низковольтных ключей.2 K -1 ADC1 comparators compare the input signal with 2 K -1 voltages generated by the common resistive divider ADC1 and DAC1 Rdiv1 connected between the terminals of the reference voltage Vrefm and Vrefp. The result of the parallel (single-cycle) conversion of ADC1 is the K high order bits of the ADC output code and the selected DAC1 key, switching the Rdiv1 branch with the closest potential input signal to the output of DAC1. The moment of sampling the input signal is determined by the moment of opening the key S5 143 ADC2 and at the same moment the comparators ADC1 record their status. In this case, a comparator operation error of less than VRef / 2 K + 1 is acceptable, which will be corrected by digital correction due to an excess of 1 bit of the ADC2. After the S5 143 key is opened, the ADC2 conversion phase begins, in which the S1 171 key opens and the S2 172 key closes, reducing the voltage at the ADC2 input 104 by the value of the difference signal of the ADC input and the output voltage of DAC1. The capacitive divider C0 / C1 transmits to the input of the comparator 141 ADC2 (node 181) a difference signal that reduces the potential of the
Емкостной делитель С0/С1, уменьшая величину полезного сигнала на входе компаратора АЦП2, снижает отношение сигнал/шум, что ведет к ухудшению точности преобразования. Поэтому целесообразно уменьшать величину С1 до 0,5*С0 или 0,25*С0 с одновременным пропорциональным увеличением напряжения VrefLV, что снижает негативный эффект уменьшения амплитуды полезного сигнала. При этом для обеспечения высокого быстродействия, точности и уменьшения площади кристалла АЦП2 напряжение низковольтного источника VrefLV должно оставаться ниже напряжения питания АЦП2 (VddLV), что позволяет существенно упростить схемы источника VrefLV, ЦАП2 и компаратора АЦП2.The capacitive divider С0 / С1, reducing the value of the useful signal at the input of the ADC2 comparator, reduces the signal-to-noise ratio, which leads to a deterioration in the conversion accuracy. Therefore, it is advisable to reduce the value of C1 to 0.5 * C0 or 0.25 * C0 with a simultaneous proportional increase in voltage VrefLV, which reduces the negative effect of reducing the amplitude of the useful signal. At the same time, to ensure high speed, accuracy and reduce the area of the ADC2 chip, the voltage of the low-voltage source VrefLV should remain below the supply voltage of the ADC2 (VddLV), which can significantly simplify the circuitry of the VrefLV, DAC2 and ADC2 comparator.
Отметим, что потенциал в узле 181 в фазе преобразования может изменяться относительно исходного потенциала в фазе выборки только в сторону уменьшения на величину не более VrefLV, следовательно, напряжение источника, подключаемого к узлу 181 в фазе выборки ключом S5 145, должно быть не ниже VrefLV. Максимальное напряжение в узле 181 в фазе выборки может быть равно напряжению питания АЦП2 (VddLV).Note that the potential in the
Поставленная цель повышения скорости и уменьшения площади кристалла интегральных АЦП последовательного приближения достигается эффективным использованием элементной базы современных субмикронных технологий, имеющих элементы (КМОП) не менее чем для 2-х напряжений питания. Низковольтные элементы с высокой плотностью упаковки и быстродействием используют для основных внутренних блоков, а элементы с повышенным напряжением питания и, как следствие, большими размерами и меньшим быстродействием используют для выполнения высоковольтных функций и периферийных схем сопряжения с внешними устройствами. В заявляемом АЦП только компараторы АЦП1, ключи ЦАП1 и схемы формирования разностного сигнала используют высокое напряжение питания, обеспечивая обработку входного сигнала АЦП в диапазоне всего этого напряжения питания. При этом компараторы АЦП1 просты в реализации, поскольку имеют большой диапазон допустимой ошибки, исправляемой цифровой коррекцией, а также не требуют высокой скорости, так как срабатывают только один раз в момент выборки входного сигнала. В то же время основной блок: АЦП2 последовательного приближения, определяющий точность, быстродействие и размеры всего кристалла, полностью выполняется на низковольтных, плотноупакованных, быстродействующих элементах.The goal of increasing the speed and decreasing the area of the crystal of integral ADCs of successive approximation is achieved by efficient use of the element base of modern submicron technologies having elements (CMOS) for at least 2 supply voltages. Low-voltage elements with a high packing density and speed are used for the main indoor units, and elements with an increased supply voltage and, as a result, large sizes and lower speed are used to perform high-voltage functions and peripheral interfaces to external devices. In the claimed ADC, only ADC1 comparators, DAC1 keys and differential signal generating circuits use a high supply voltage, providing processing of the ADC input signal in the range of all this supply voltage. At the same time, the ADC1 comparators are easy to implement, because they have a wide range of permissible errors, corrected by digital correction, and also do not require high speed, since they are triggered only once at the time of sampling the input signal. At the same time, the main unit: ADC2 of successive approximation, which determines the accuracy, speed, and size of the entire crystal, is completely performed on low-voltage, close-packed, high-speed elements.
Поставленная цель уменьшения абсолютной погрешности преобразования достигается использованием только последовательных резистивных делителей в обоих ЦАП, минимизирующих ошибки смещения нуля, полной шкалы и дифференциальной нелинейности, а также отсутствием умножителей с операционными усилителями. Возможные погрешности, связанные с нелинейностью сопротивления резисторов Rdiv1 и емкости конденсаторов С0, С1, ошибкой отношения С0/С1, ошибкой компаратора АЦП2 и неточностью напряжения VrefLV могут быть устранены калибровкой напряжения VrefLV.The goal of reducing the absolute error of the conversion is achieved using only serial resistive dividers in both DACs, minimizing errors of zero offset, full scale and differential nonlinearity, as well as the absence of multipliers with operational amplifiers. Possible errors associated with the nonlinearity of the resistance of the resistors Rdiv1 and the capacitance of the capacitors C0, C1, the error of the C0 / C1 ratio, the error of the ADC2 comparator and the inaccuracy of the VrefLV voltage can be eliminated by calibrating the VrefLV voltage.
Заявляемый АЦП имеет два основных источника ошибок, которые не могут быть скорректированы: погрешность согласования сопротивлений резисторов Rdiv1, приводящая к увеличению интегральной нелинейности АЦП, и погрешность компаратора АЦП2, связанная с ограниченным коэффициентом усиления и входным шумом, приводящая к шуму АЦП. При достаточно больших размерах резисторов делителя Rdiv1 и специальной схеме их размещения в виде свернутой матрицы с центральной симметрией (см., например, Фиг.4) последовательный резистивный делитель может обеспечить точность, достаточную для реализации 16-разрядных АЦП (0,0015%). Заметим, что аналогичное размещение резисторов в виде свернутой матрицы с центральной симметрией должен иметь и делитель ЦАП2. Прецизионный компаратор АЦП2, помимо высокого усиления, должен иметь схему компенсации (автокоррекции) смещения нуля входа, которое приводит к смещению нуля и интегральной нелинейности АЦП. Кроме того, для обеспечения возможности точной компенсации смещения нуля входное напряжение компаратора, при котором выполняется компарирование, должно соответствовать входному напряжению, при котором проводится компенсация смещения, и не должно зависеть от входного сигнала АЦП. Описанная схема АЦП2 (Фиг.1) обеспечивает постоянство входного напряжения компаратора при его переключении и тем самым позволяет более точно компенсировать напряжение смещения нуля компаратора.The inventive ADC has two main sources of errors that cannot be corrected: the error of matching the resistances of the resistors Rdiv1, which leads to an increase in the integral nonlinearity of the ADC, and the error of the ADC2 comparator, which is associated with a limited gain and input noise, leading to the noise of the ADC. With sufficiently large sizes of the resistors of the divider Rdiv1 and a special arrangement for their placement in the form of a convoluted matrix with central symmetry (see, for example, Fig. 4), a serial resistive divider can provide accuracy sufficient to implement 16-bit ADCs (0.0015%). Note that a similar arrangement of resistors in the form of a convoluted matrix with central symmetry should also have a DAC2 divider. A precision ADC2 comparator, in addition to high gain, must have a compensation circuit (auto-correction) of the input zero offset, which leads to a zero offset and the integral nonlinearity of the ADC. In addition, in order to enable accurate compensation of the zero offset, the input voltage of the comparator at which the comparing is performed must correspond to the input voltage at which the offset is compensated and should not depend on the input signal of the ADC. The described circuit of the ADC2 (Figure 1) ensures the constant input voltage of the comparator when it is switched, and thereby allows you to more accurately compensate for the zero bias voltage of the comparator.
Поскольку разрядность АЦП1 ограничена уровнем К меньше 5 из-за резкого возрастания требуемого количества компараторов и их сложности, для реализации высокоразрядных АЦП необходима большая разрядность и АЦП2. Например, для 16-разрядного АЦП при 4-разрядном АЦП1 требуемая разрядность АЦП2 (16-4+1)=13, следовательно, для АЦП по п.1 (Фиг.1) разрядность ЦАП2 также 13, что требует 213=8192 резисторов и несколько большее количество ключей. Очевидно, площадь такого ЦАП2 достаточно велика. Можно уменьшить разрядность ЦАП2 введением ЦАП3 на переключаемых конденсаторах в цепь второго входа дифференциального компаратора, как показано на Фиг.5, в соответствии с п.2 формулы. Если разрядность ЦАП3 М=4, то разрядность ЦАП2 уменьшается до 9 (512 резисторов), таким образом площадь кристалла под ЦАП2 уменьшается в 16 раз, в то время как для ЦАП3 требуется небольшое количество ключей и емкостной делитель С2/С3, идентичный делителю С0/С1. Очевидно, что помимо значительного уменьшения площади ЦАП2, введение ЦАП3 также повышает быстродействие АЦП, так как выходная емкость ЦАП2, определяемая количеством его ключей, также уменьшается в 16 раз. Отметим, что каждый из конденсаторов С0, C1, C2, С3 в общем случае может быть матрицей из нескольких (2, 4, 8...) параллельно включенных идентичных конденсаторов. Примеры реализации схем М-разрядных ЦАП3 для М=1, 2, 3 приведены на Фиг.6.Since the bit depth of ADC1 is limited by a level K of less than 5 due to a sharp increase in the required number of comparators and their complexity, a high bit depth and ADC2 are required to implement high-bit ADCs. For example, for a 16-bit ADC with a 4-bit ADC1, the required bit depth of the ADC2 (16-4 + 1) = 13, therefore, for the ADC according to claim 1 (Figure 1), the bit depth of the DAC2 is also 13, which requires 2 13 = 8192 resistors and a slightly larger number of keys. Obviously, the area of such a DAC2 is quite large. You can reduce the capacity of the DAC2 by introducing the DAC3 on switched capacitors into the circuit of the second input of the differential comparator, as shown in Figure 5, in accordance with
Рассмотрим работу простейшего ЦАП3 с М=1. В исходном состоянии (фаза выборки входного сигнала) конденсатор C2 через замкнутый ключ подключен к дополнительному выводу 654 ЦАП2 с весом 1 ЕМР (отвод от первого резистора делителя Rdiv2). При необходимости подачи на вход компаратора сигнала с весом 0,5 ЕМР ЦАП2 ключи переключают С2 на Vrefm, в результате чего в узле 653 формируется отрицательный перепад напряжения 0,5 ЕМР за счет емкостного делителя С2/С3 (при С2=С3). Поскольку ЦАП2 и ЦАП3 подключены к разнофазным входам дифференциального компаратора, полярность сигналов на их выходах должна быть также противофазной.Consider the work of the simplest DAC3 with M = 1. In the initial state (sampling phase of the input signal), the capacitor C2 is connected through a closed key to the
Использование дифференциального компаратора АЦП2 с симметричным подключением его входов к конденсаторам С0, С1 и С2, С3 в соответствии с Фиг.5, по п.2 формулы также позволяет снизить погрешность преобразования за счет компенсации погрешностей компаратора, связанных с паразитными емкостями в узлах 581, 553 и инжекцией зарядов ключами S5 543, S6 543а в эти узлы.Using a differential comparator ADC2 with a symmetrical connection of its inputs to capacitors C0, C1 and C2, C3 in accordance with Figure 5, according to
Для обеспечения максимально возможной точности преобразования АЦП необходимо точно согласовать масштаб преобразования АЦП2, определяемый величиной VrefL V, с величиной напряжения соответствующего сегмента ЦАП1. Самыми значимыми источниками этого несоответствия является напряжение смещения нуля буферного усилителя VrefLV и погрешность отношения емкостей C0/С1. Для устранения влияния этих погрешностей достаточно провести однократную калибровку напряжения VrefLV, например, подстройкой напряжения смещения нуля буферного усилителя. Для однократной калибровки проводят:To ensure the highest possible accuracy of the ADC conversion, it is necessary to precisely match the scale of the ADC2 conversion, determined by the value of VrefL V, with the voltage value of the corresponding segment of the DAC1. The most significant sources of this discrepancy are the zero bias voltage of the VrefLV buffer amplifier and the capacitance ratio error C0 / C1. To eliminate the influence of these errors, it is enough to conduct a single calibration of the VrefLV voltage, for example, by adjusting the zero bias voltage of the buffer amplifier. For a single calibration carry out:
- на выход ЦАП2 подключают выход источника VrefLV;- to the output of the DAC2 connect the output of the VrefLV source;
- подключают к входу АЦП один из отводов Rdiv1 с напряжением равным или большим Vrefm+Vref/2(K-1), а к выходу ЦАП1 отвод Rdiv1 с напряжением на Vref/2(K-1) меньшим напряжения, подключенного к входу АЦП;- connect to the ADC input one of the Rdiv1 taps with a voltage equal to or greater than Vrefm + Vref / 2 (K-1) , and to the DAC1 output, the Rdiv1 tap with a voltage at Vref / 2 (K-1) less than the voltage connected to the ADC input;
- перекоммутируют ключи S1, S2, S3, S4, запирая ключи S1, S4 и отпирая ключи S2, S3, в результате чего в узле 181 на входе компаратора АЦП2 выделится разность напряжений, соответствующая ошибке VrefLV (ошибке масштаба преобразования АЦП2);- reconnect the keys S1, S2, S3, S4, locking the keys S1, S4 and unlocking the keys S2, S3, as a result of which a voltage difference corresponding to the error VrefLV (ADC conversion scale error 2) is highlighted at the
- проводят подстройку напряжения смещения нуля буферного усилителя VrefLV последовательным приближением, управляя подстроечным ЦАП с помощью регистра последовательного приближения, анализирующего состояние выхода компаратора АЦП2;- carry out the adjustment of the zero bias voltage of the VrefLV buffer amplifier by a sequential approximation, controlling the tuning DAC using the sequential approximation register that analyzes the output status of the ADC2 comparator;
- сохраняют входной код подстроечного ЦАП и используют его при работе АЦП в режиме преобразования для получения калиброванного напряжения VrefLV.- save the input code of the tuning DAC and use it when the ADC is in conversion mode to obtain a calibrated voltage VrefLV.
Однако существуют и источники погрешностей второго порядка, не устраняемые однократной калибровкой, например, погрешность согласования и нелинейность сопротивления резисторов делителя Rdiv1 и погрешность отношения C0/С1, вызываемая нелинейностью их вольт-фарадных характеристик. Для устранения погрешностей АЦП, вызванных указанными причинами, проводят индивидуальную калибровку VrefLV во всех сегментах ЦАП1, для чего поочередно подключают к аналоговому входу АЦП все отводы делителя Rdiv1 с напряжением равным или большим Vrefm+Vref/2(K-1), а к выходу ЦАП1 также поочередно отводы Rdiv1 с напряжением на Vref/2(K-1) меньшим напряжения, подключенного к входу АЦП. При каждом подключении проводят процедуру подстройки смещения нуля буферного усилителя, запоминают цифровые коды корректирующего ЦАП и используют их для корректировки величины напряжения VrefLV при работе ЦАП1 в соответствующих сегментах Rdiv1.However, there are also sources of second-order errors that cannot be eliminated by a single calibration, for example, the matching error and non-linearity of the resistance of the resistors of the divider Rdiv1 and the error of the C0 / C1 ratio caused by the nonlinearity of their capacitance-voltage characteristics. To eliminate ADC errors caused by these reasons, VrefLV is individually calibrated in all segments of DAC1, for which all the taps of the Rdiv1 divider with a voltage equal to or greater Vrefm + Vref / 2 (K-1) are connected to the analog input of the ADC, and to the output of DAC1 also alternately taps Rdiv1 with a voltage of Vref / 2 (K-1) less than the voltage connected to the ADC input. At each connection, the procedure of adjusting the zero offset of the buffer amplifier is carried out, the digital codes of the correcting DAC are stored, and they are used to adjust the voltage value VrefLV when the DAC1 operates in the corresponding Rdiv1 segments.
Калибровку VrefLV можно проводить, например, автоматически при включении питания АЦП или по необходимости, запуская процедуру калибровки специальной командой.VrefLV calibration can be carried out, for example, automatically when the ADC power is turned on or, if necessary, by starting the calibration procedure with a special command.
В таблице 1 приведены источники погрешностей, влияющие на статические точностные характеристики заявляемого АЦП, формулы для оценки их величины и способы устранения или уменьшения влияния этих погрешностей на точностные характеристики АЦП после калибровки VrefLV.Table 1 shows the sources of errors affecting the static accuracy characteristics of the inventive ADCs, formulas for estimating their magnitude and ways to eliminate or reduce the influence of these errors on the accuracy characteristics of the ADCs after calibrating VrefLV.
Статические точностные характеристики заявляемого АЦП и их источникиTable 1.
Static accuracy characteristics of the claimed ADC and their sources
1. σ2R1, σR2, σC - среднеквадратические ошибки отношений сопротивлений пар смежных резисторов Rdiv1, резисторов Rdiv2 и емкостей конденсаторов соответственно (в %).Notes:
1. σ 2R1 , σ R2 , σ C are the mean square errors of the ratios of the resistances of pairs of adjacent resistors Rdiv1, resistors Rdiv2 and capacitor capacities, respectively (in%).
3. Rvrefpin/Rdiv1 - отношение сопротивления выводов Vrefp (Vrefm) к полному сопротивлению делителя Rdiv1.
4. Ku - коэффициент усиления компаратора АЦП2.
5. Погрешность устраняется цифровой коррекцией.
6. Погрешность устраняется калибровкой VrefLV.
7. Погрешность устраняется автокоррекцией нуля компаратора АЦП2.
8. Нелинейность Rdiv1 может быть устранена введением индивидуальных изолирующих карманов под каждый резистор.2. dR1 / dV, dC / dV are the non-linearities of the resistance of the resistors Rdiv1 and the capacitances of the capacitors, respectively.
3. Rvrefpin / Rdiv1 - the ratio of the resistance of the terminals Vrefp (Vrefm) to the total resistance of the divider Rdiv1.
4. Ku - gain of the ADC2 comparator.
5. The error is eliminated by digital correction.
6. The error is corrected by calibrating VrefLV.
7. The error is eliminated by automatic zero correction of the ADC2 comparator.
8. The nonlinearity of Rdiv1 can be eliminated by introducing individual insulating pockets under each resistor.
В таблице 2 приведены некоторые конструктивные параметры АЦП в зависимости от требуемой разрядности АЦП и разрядности его составных блоков.Table 2 shows some of the design parameters of the ADC, depending on the required capacity of the ADC and the capacity of its component blocks.
Конструктивные параметры АЦП в зависимости от требуемой разрядности АЦП и разрядности его составных блоков.Table 2.
The design parameters of the ADC, depending on the required capacity of the ADC and the capacity of its component blocks.
Данные таблицы 2 дают возможность оптимизации структуры АЦП (величин параметров К, М) с учетом требуемой разрядности АЦП, его точностных характеристик и площади кристалла, так как увеличение К улучшает точность АЦП, но увеличивает его площадь за счет большего количества компараторов АЦП1 и более жестких требований к их точности. Увеличение М более 4-х также нецелесообразно в связи с возможной потерей монотонности АЦП2. Оптимальные с точки зрения площади кристалла и точности варианты исполнения АЦП выделены жирным шрифтом.The data in Table 2 make it possible to optimize the structure of the ADC (values of the parameters K, M) taking into account the required ADC bit depth, its accuracy characteristics and crystal area, since an increase in K improves the accuracy of the ADC, but increases its area due to the larger number of ADC1 comparators and more stringent requirements to their accuracy. An increase in M of more than 4 is also impractical due to the possible loss of monotony of the ADC2. Optimal from the point of view of the crystal area and accuracy, the ADC versions are shown in bold.
В таблице 3 представлены прогнозируемые параметры вариантов заявляемого АЦП с диапазоном входного аналогового сигнала и напряжением опорного источника Vref=5 В при его реализации на базе одной из реальных 0,35 мкм КМОП технологий с напряжением питания низковольтных элементов 2,5-3,3 В и напряжением питания периферийных схем 5 В.Table 3 presents the predicted parameters of the variants of the proposed ADC with the input analog signal range and the voltage of the reference source Vref = 5 V when it is implemented on the basis of one of the real 0.35 μm CMOS technologies with a supply voltage of low-voltage elements of 2.5-3.3 V and peripheral supply voltage of 5 V.
Важнейшими параметрами для оценки площади АЦП являются технологические параметры погрешности согласования отношения сопротивлений резисторов (σR) и емкостей конденсаторов (σC), их поверхностное сопротивление (Rs) и удельная емкость (Суд), а также нелинейность емкостей конденсаторов (dC/dV).The most important parameters for estimating the ADC area are the technological parameters of the error in matching the ratio of resistors (σ R ) and capacitor capacitances (σ C ), their surface resistance (Rs) and specific capacitance (Court), as well as the non-linearity of capacitors (dC / dV).
Используем для оценки площади и точностных параметров АЦП:We use to evaluate the area and accuracy parameters of the ADC:
- поликремниевый резистор с сопротивлением Rs=480 Ом/кв,- polysilicon resistor with a resistance of Rs = 480 Ohm / sq;
σR=2,5/(WR*LR)1/2 [%*мкм], где WR и LR - ширина и длина резисторов;σ R = 2.5 / (W R * L R ) 1/2 [% * μm], where W R and L R are the width and length of the resistors;
- поликремниевый конденсатор с емкостью Суд=0,85 фФ/мкм2,a polysilicon capacitor with a capacitance Sud = 0.85 fF / μm 2 ,
σC=1,3/(WC*LC)1/2 [%*мкм], где WC и LC - ширина и длина конденсаторов;σ C = 1.3 / (W C * L C ) 1/2 [% * μm], where W C and L C are the width and length of the capacitors;
dC/dV=-0,05%/ВdC / dV = -0.05% / V
Оценка точностных параметров АЦП проводилась с использованием формул таблицы 1.Evaluation of the accuracy parameters of the ADC was carried out using the formulas of table 1.
Оценка быстродействия выполнялась электрической симуляцией эквивалентной схемой АЦП2 с реальной схемой компаратора, использующей схему аналоговой автокоррекции смещения нуля.Performance evaluation was performed by electrical simulation with an equivalent ADC2 circuit with a real comparator circuit using an analog zero-shift analog auto-correction circuit.
Прогнозируемые параметры заявляемого АЦП в зависимости от требуемой разрядности АЦП и разрядности его составных блоков для технологии 0,35 мкм.Table 3.
The predicted parameters of the inventive ADC, depending on the required bit depth of the ADC and the bit depth of its component blocks for the technology of 0.35 microns.
Таким образом, заявляемый АЦП обладает новизной, может быть реализован и позволяет существенно улучшить точностные характеристики и быстродействие интегральных измерительных АЦП, а также уменьшить площадь их кристалла.Thus, the inventive ADC has a novelty, can be implemented and can significantly improve the accuracy characteristics and speed of integrated measuring ADCs, as well as reduce the area of their crystal.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006134463/09A RU2335844C2 (en) | 2006-09-29 | 2006-09-29 | Analog-to-digital converter and method of calibration thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006134463/09A RU2335844C2 (en) | 2006-09-29 | 2006-09-29 | Analog-to-digital converter and method of calibration thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2006134463A RU2006134463A (en) | 2008-04-10 |
| RU2335844C2 true RU2335844C2 (en) | 2008-10-10 |
Family
ID=39927990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2006134463/09A RU2335844C2 (en) | 2006-09-29 | 2006-09-29 | Analog-to-digital converter and method of calibration thereof |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2335844C2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2513716C1 (en) * | 2013-04-23 | 2014-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и серсиса" (ФГБОУ ВПО "ЮРГУЭС") | High-speed analogue-to-digital converter with differential input |
| RU2518997C1 (en) * | 2013-04-30 | 2014-06-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel analogue-to-digital converter with differential input |
| RU2520427C1 (en) * | 2013-01-15 | 2014-06-27 | Юрий Владимирович Агрич | Analogue-to-digital converter and zero offset calibration method |
| RU2520421C1 (en) * | 2013-01-15 | 2014-06-27 | Юрий Владимирович Агрич | Analogue-to-digital converter and method for calibration thereof |
| RU2535458C1 (en) * | 2013-04-09 | 2014-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel differential analogue-to-digital converter |
| RU2536377C1 (en) * | 2013-04-26 | 2014-12-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel analogue-to-digital converter with differential input |
| RU2619538C2 (en) * | 2013-07-19 | 2017-05-16 | ШЭНЬЧЖЭНЬ СКАЙВОРС-АрДжиБи ЭЛЕКТРОНИК КО., ЛТД. | Method and device for automatic calibration of analogue-to-digital converter |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116318142B (en) * | 2023-02-08 | 2024-05-03 | 北京士模微电子有限责任公司 | Analog-to-digital converter calibration method and analog-to-digital converter |
-
2006
- 2006-09-29 RU RU2006134463/09A patent/RU2335844C2/en not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| Ф.АЛЛЕН, Э.САНЧЕС-СИНЕНСИО. Электронные схемы с переключаемыми конденсаторами. - М.: Радио и связь, с.434-435, рис.7.7.3. * |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2520427C1 (en) * | 2013-01-15 | 2014-06-27 | Юрий Владимирович Агрич | Analogue-to-digital converter and zero offset calibration method |
| RU2520421C1 (en) * | 2013-01-15 | 2014-06-27 | Юрий Владимирович Агрич | Analogue-to-digital converter and method for calibration thereof |
| RU2535458C1 (en) * | 2013-04-09 | 2014-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel differential analogue-to-digital converter |
| RU2513716C1 (en) * | 2013-04-23 | 2014-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и серсиса" (ФГБОУ ВПО "ЮРГУЭС") | High-speed analogue-to-digital converter with differential input |
| RU2536377C1 (en) * | 2013-04-26 | 2014-12-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel analogue-to-digital converter with differential input |
| RU2518997C1 (en) * | 2013-04-30 | 2014-06-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Ultra-high-speed parallel analogue-to-digital converter with differential input |
| RU2619538C2 (en) * | 2013-07-19 | 2017-05-16 | ШЭНЬЧЖЭНЬ СКАЙВОРС-АрДжиБи ЭЛЕКТРОНИК КО., ЛТД. | Method and device for automatic calibration of analogue-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2006134463A (en) | 2008-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112202448B (en) | Successive approximation type analog-to-digital converter, calibration method thereof and electronic equipment | |
| RU2335844C2 (en) | Analog-to-digital converter and method of calibration thereof | |
| US6400302B1 (en) | Quasi-differential successive-approximation structures and methods for converting analog signals into corresponding digital signals | |
| US6452519B1 (en) | Analog to digital converter utilizing a highly stable resistor string | |
| EP2965433B1 (en) | Successive-approximation-register (sar) analog-to-digital converter (adc) attenuation capacitor calibration method and apparatus | |
| US10862498B1 (en) | Calibration circuit and calibration method for ADC | |
| US10581443B2 (en) | Method and apparatus for offset correction in SAR ADC with reduced capacitor array DAC | |
| CN110460334A (en) | Self-calibrating mixed-signal converters, analog-to-digital converters, and radix error calibrators | |
| US7868796B2 (en) | Self-calibrating data conversion circuitry and method therefor | |
| US20100079317A1 (en) | Method and apparatus for testing data converter | |
| JPH0348700B2 (en) | ||
| US11146282B1 (en) | Calibration of residual errors using least-mean-squares (LMS) and stochastic-gradient methods for an analog-to-digital converter (ADC) with a pre-calibrated lookup table | |
| US20100079327A1 (en) | Data conversion circuitry and method therefor | |
| US7868795B2 (en) | Data conversion circuitry with an extra successive approximation step and method therefor | |
| US20100079325A1 (en) | Data conversion circuitry and method therefor | |
| CN112636757B (en) | Successive approximation type analog-to-digital converter and offset compensation method thereof | |
| US9191018B2 (en) | Analog-digital converter | |
| CN112751565A (en) | Self-calibration on-chip reference voltage module | |
| CN114614821A (en) | SAR ADC offset error correction method and circuit based on differential structure | |
| US7633415B2 (en) | System and method for calibrating digital-to-analog convertors | |
| US5654713A (en) | N-bit analog-to-digital converter having ratioed reference voltage generation using self-correcting capacitor ratio and voltage coefficient error | |
| JPS5983418A (en) | A/D converter | |
| US20050035892A1 (en) | Split cell bowtie digital to analog converter and method | |
| CN114070311B (en) | Analog-to-digital conversion circuit and pipeline analog-to-digital converter | |
| JPS59133728A (en) | Analog/digital converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180930 |