RU2209507C1

RU2209507C1 - Paraphase cascade logic device built around cmis transistors

Info

Publication number: RU2209507C1
Application number: RU2002112513/09A
Authority: RU
Inventors: В.А. Лементуев
Original assignee: Институт проблем управления им. В.А. Трапезникова РАН
Priority date: 2002-05-13
Filing date: 2002-05-13
Publication date: 2003-07-27

Abstract

FIELD: digital computer engineering; logic multiposition binary data processing devices of metal-insulator-semiconductor integrated circuits. SUBSTANCE: each cascade 1, 2 uses paraphase inputs 34-37. Logic unit 10 has three types of key circuits 11-13 built around n-type transistors of which only one may be held closed. Newly introduced in stage is third inverter with relevant input connections to additional key circuit 13 and output connections to feed-through transistor 15 and to p-type transistors 7-9 of next stage. Device has output unit 3 made in the form of paraphase AND-NOR gate whose inputs are outputs of first and second inverters of each respective stage. EFFECT: enlarged functional capabilities of device. 1 cl, 2 dwg

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано в МДП интегральных схемах при реализации устройств логической обработки многоразрядных двоичных данных. The invention relates to digital computing and can be used in TIR integrated circuits when implementing devices for the logical processing of multi-bit binary data.

Известна реализация каскадных логических цифровых устройств на основе динамических КМДП схем с предзарядом (Патент США 4780626, H 03 K 19/096, НКИ 307-448 от 25.10.88). Они требуют меньших затрат по числу транзисторов на одну функцию по сравнению с традиционными КМДП элементами статического типа и обладают более высоким быстродействием. Но их недостаток - функциональная ограниченность возможность реализации только элементарных логических функций типа И-ИЛИ/НЕ. Более сложные логические операции на уровне одного каскада не могут выполняться вследствие отсутствия логических парафазных сигналов. A known implementation of cascading logical digital devices based on dynamic CMDD circuits with precharge (US Patent 4780626, H 03 K 19/096, NKI 307-448 from 10.25.88). They require lower costs in terms of the number of transistors per function compared to traditional CMD elements of the static type and have a higher speed. But their drawback is functional limited ability to implement only elementary logical functions of the type AND-OR / NOT. More complex logical operations at the level of one stage cannot be performed due to the absence of logical paraphase signals.

Наиболее близким техническим решением к предлагаемому является каскадное логическое устройство на КМДП транзисторах (Патент РФ 2132591, фиг.1, H 03 K 19/00 от 24.04.1998). Это устройство, принятое за прототип, содержит последовательно включенные каскады с использованием парафазных входных и выходных сигналов, которые работают под общим однофазным тактированием с асинхронной последовательной передачей логического сигнала через разделительные инверторы. В каскаде используются две пары логических ключевых цепей и триггер-фиксатор для запоминания промежуточных результатов. The closest technical solution to the proposed one is a cascade logic device on KMDP transistors (RF Patent 2132591, figure 1, H 03 K 19/00 from 04.24.1998). This device, taken as a prototype, contains cascades connected in series using paraphase input and output signals, which operate under a common single-phase clock with asynchronous serial transmission of a logical signal through isolation inverters. The cascade uses two pairs of logical key chains and a trigger-latch for storing intermediate results.

Недостатком этого устройства является функциональная ограниченность, что обусловлено тем, что в каждом каскаде одна пара логических ключевых цепей реализует функцию, парафазное значение которой фиксируется в триггере, а другая пара ключевых цепей независимо от первой реализует другую функцию, значение которой в виде парафазных сигналов передается всегда на логические входы последующего каскада, и таким образом устройство может выполнять только последовательные многоуровневые операции типа арифметических. The disadvantage of this device is the functional limitation, due to the fact that in each cascade one pair of logical key chains implements a function whose paraphase value is fixed in the trigger, and the other pair of key chains implements another function regardless of the first, the value of which is always transmitted in the form of paraphase signals to the logical inputs of the subsequent cascade, and thus the device can only perform sequential multi-level operations such as arithmetic.

Технической задачей, решаемой в изобретении, является расширение функциональных возможностей устройства. The technical problem solved in the invention is to expand the functionality of the device.

Поставленная цель достигается тем, что парафазное каскадное логическое устройство на КМДП транзисторах, содержащее в каждом каскаде первый и второй инверторы, три транзистора p-типа и логический блок, содержащий прямые, инверсные и дополнительные ключевые цепи, которые состоят из последовательно соединенных транзисторов n-типа, затворы которых подключены к соответствующим входам каскада, на которые подаются парафазные сигналы входных переменных, в каждом каскаде прямые и инверсные ключевые цепи своим первым выводом подключены непосредственно к входам соответственно первого и второго инверторов и дополнительно соединены с шиной питания соответственно через первый и второй транзисторы p-типа, а вторым выводом подключены к общему выводу логического блока, дополнительные ключевые цепи в первом каскаде первым выводом соединены через третий транзистор p-типа с шиной питания, а вторым подключены к общему выводу логического блока, дополнительные ключевые цепи во всех других каскадах своим первым выводом соединены со стоком соответствующего третьего транзистора p-типа, затворы первых и вторых транзистров p-типа в каждом каскаде объединены, а в первом каскаде дополнительно подключены к затвору третьего транзистора p-типа, к тактовой шине и затвору тактового транзистора n-типа, который включен между общим выводом логического блока и шиной земли, дополнительно содержит выходной блок, в каждом каскаде, кроме первого проходной транзистор n-типа, который включен между общим выводом логического блока и шиной земли, и в каждом каскаде - третий инвертор, вход которого соединен с первым выводом дополнительных ключевых цепей, а выход - с объединенными затворами проходного транзистора n-типа и транзисторов p-типа последующего каскада, вторые выводы дополнительных ключевых цепей, истоки третьих транзисторов p-типа, как и в первом каскаде, подключены соответственно к общему выводу логического блока и к шине питания, в каждом логическом блоке только одна ключевая цепь является замкнутой при любом наборе парафазных сигналов входных переменных данного каскада, а выходной блок выполнен в виде парафазного элемента ИЛИ-НЕ и содержит первый и второй транзисторы p-типа, которые включены между шиной питания и соответственно первым и вторым выходами устройства, затворы которых подключены к тактовой шине и затвору транзистора n-типа, включенному между общим выводом выходного блока и шиной земли, между первым и вторым выходами устройства с одной стороны и общим выводом выходного блока с другой включены две группы параллельно соединенных логических транзисторов n-типа, число которых в каждой группе соответствует числу каскадов устройства, затворы логических транзисторов n-типа первой группы подключены к выходам первых инверторов, а затворы логических транзисторов n-типа второй группы подключены к выходам вторых инверторов, выход третьего инвертора последнего каскада является третьим выходом устройства. This goal is achieved by the fact that a paraphase cascade logic device on CMD transistors, containing in each cascade the first and second inverters, three p-type transistors and a logic block containing direct, inverse and additional key circuits, which consist of n-type transistors connected in series , the gates of which are connected to the corresponding inputs of the cascade, to which the paraphase signals of the input variables are supplied, in each cascade the direct and inverse key circuits are directly connected with their first output directly to the inputs of the first and second inverters, respectively, and are additionally connected to the power bus, respectively, through the first and second p-type transistors, and the second output is connected to the common output of the logic unit, additional key circuits in the first stage are connected by the first output through the third p-type transistor with power supply bus, and the second connected to the common output of the logic block, additional key circuits in all other stages with their first output connected to the drain of the corresponding third p-type transistor, The ores of the first and second p-type transistors in each stage are combined, and in the first stage they are additionally connected to the gate of the third p-type transistor, to the clock bus and the gate of the n-type clock transistor, which is connected between the common output of the logic block and the ground bus, contains an output block, in each cascade, except for the first pass-through transistor of n-type, which is connected between the common output of the logic block and the ground bus, and in each cascade there is a third inverter, the input of which is connected to the first output of additional key Now, the output is with the combined gates of the n-type transistor and p-type transistors of the subsequent stage, the second terminals of the additional key circuits, the sources of the third p-type transistors, as in the first stage, are connected respectively to the common output of the logic block and to the bus power supply, in each logical block only one key circuit is closed for any set of paraphase signals of the input variables of this cascade, and the output block is made in the form of a paraphase element OR-NOT and contains the first and second p-t transistors IPs that are connected between the power bus and, respectively, the first and second outputs of the device, the gates of which are connected to the clock bus and the gate of the n-type transistor, connected between the common output terminal of the output unit and the ground bus, between the first and second outputs of the device on one side and the common output the output block on the other includes two groups of n-type logical transistors connected in parallel, the number of which in each group corresponds to the number of device cascades, the gates of the n-type logical transistors of the first group are connected to the outputs of the first inverters, and the gates of the n-type logic transistors of the second group are connected to the outputs of the second inverters, the output of the third inverter of the last stage is the third output of the device.

Существенными отличительными признаками в указанной совокупности признаков является наличие в каждом каскаде третьего инвертора и связанного с ним проходного транзистора n-типа с соответствующими связями с транзисторами p-типа в последующем каскаде, использование в логическом блоке каскада трех типов ключевых цепей, из которых только одна цепь может находиться в замкнутом состоянии, а также введение в устройство выходного блока, фиксирующего работу устройства под общим тактированием и его выполнение в виде парафазного элемента ИЛИ-НЕ с соответствующими связями с логическими выходами каскадов. Significant distinguishing features in this set of features is the presence in each cascade of a third inverter and an associated n-type transistor with corresponding connections with p-type transistors in the subsequent cascade, the use of three types of key circuits in the logic block of the cascade, of which only one circuit may be in a closed state, as well as the introduction to the device of the output unit, fixing the operation of the device under general clocking and its implementation in the form of a paraphase element OR NOT with appropriate connections to the logic outputs of the cascades.

Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - расширения функциональных возможностей за счет реализации различных логических операций в каждом каскаде одновременно с несколькими многоразрядными операндами, за счет дополнительной логической выборки значений функции в каждом каскаде по заданному критерию и возможности фиксации результата в выходном блоке. Действительно, использование в логическом блоке каскада трех типов ключевых цепей, из которых только одна может находиться в проводящем состоянии, позволяет в одной логической ситуации сформировать на прямых и инверсных ключевых цепях парафазный выходной сигнал соответствующей функции и зафиксировать результат в выходном блоке с дизъюнктивной формой взаимодействия с каждым каскадом. Дополнительные ключевые цепи в совокупности с третьим инвертором и связанными с его выходом транзисторами позволяют сформировать тактирование последующего каскада в другой логической ситуации только тогда, когда прямые и инверсные ключевые цепи одновременно находятся в нейтральном разомкнутом состоянии и соответствующая функция в данном каскаде не реализуется. The presence in the proposed device of the above essential features provides a solution to the technical problem - expanding functionality by implementing various logical operations in each stage simultaneously with several multi-bit operands, due to the additional logical selection of function values in each stage according to a given criterion and the possibility of fixing the result in output block. Indeed, the use of three types of key circuits in a logical block of a cascade, of which only one can be in a conducting state, allows one to generate a paraphase output signal of the corresponding function on direct and inverse key circuits and record the result in an output block with a disjunctive form of interaction with every cascade. Additional key circuits in conjunction with the third inverter and the transistors connected with its output make it possible to form a subsequent cascade in a different logical situation only when the direct and inverse key circuits are simultaneously in a neutral open state and the corresponding function is not implemented in this cascade.

Таким образом, последовательное тактирование каскадов или опрос значений функций, реализуемых в каждом каскаде, производится по логическому признаку, а в качестве входных переменных могут быть один или несколько одноименных разрядов двух и большего числа переменных или операндов. Реализация логической функции, соответствующей одной из трех типов ключевых цепей, всегда приводит к изменению исходного логического состояния одного из трех выходов устройства, что может использоваться как индикатор завершения цикла работы устройства. В результате расширяются комбинационные возможности как на уровне одного каскада, так и на уровне устройства в целом. Thus, sequential clocking of cascades or interrogation of the values of functions implemented in each cascade is performed according to a logical basis, and one or more bits of the same name of two or more variables or operands can be used as input variables. The implementation of a logical function corresponding to one of the three types of key circuits always leads to a change in the initial logical state of one of the three outputs of the device, which can be used as an indicator of the completion of the cycle of the device. As a result, combinational capabilities are expanding both at the level of one cascade and at the level of the device as a whole.

На фиг.1 приведена принципиальная схема заявляемого устройства, представленного в виде первого и второго (последнего) каскадов. На фиг.2 приведен пример выполнения логического блока, идентичного для всех каскадов, при реализации устройства поразрядного сравнения на равенство и неравенство двух операндов. Figure 1 shows a schematic diagram of the inventive device, presented in the form of the first and second (last) cascades. Figure 2 shows an example of the execution of the logical unit, identical for all cascades, when implementing a device bitwise comparison on the equality and inequality of the two operands.

Парафазное каскадное логическое устройство на КМДП транзисторах (фиг.1) содержит первый 1 и второй 2 каскады, выходной блок 3. Каждый каскад содержит первый 4, второй 5 и третий 6 инверторы, а также первый 7, второй 8 и третий 9 транзисторы p-типа, логический блок 10, который содержит прямые 11, инверсные 12 и дополнительные 13 ключевые цепи. Первый каскад 1 содержит тактовый транзистор 14 n-типа, а второй 2 - проходной транзистор 15 n-типа. The paraphase cascade logic device on the KMDP transistors (Fig. 1) contains the first 1 and second 2 stages, the output unit 3. Each stage contains the first 4, second 5 and third 6 inverters, as well as the first 7, second 8 and third 9 transistors p- type, logical block 10, which contains direct 11, inverse 12 and additional 13 key chains. The first stage 1 contains an n-type clock transistor 14, and the second 2 contains an n-type pass-through transistor 15.

Выходной блок 3 содержит первый 16 и второй 17 транзисторы p-типа, транзистор 18 n-типа и логические транзисторы n-типа первой группы 19, 20 и второй группы 21,22. The output unit 3 contains the first 16 and second 17 p-type transistors, n-type transistor 18 and n-type logic transistors of the first group 19, 20 and the second group 21,22.

Затворы транзисторов 7-9 p-типа и тактового транзистора 14 n-типа первого каскада, а также затворы транзисторов 16 и 17 p-типа и 18 n-типа выходного блока 3 подключены к тактовой шине 23. The gates of the p-type transistors 7-9 and the n-type clock transistor 14 of the first stage, as well as the gates of the p-type and 18 n-type transistors 16 and 17 of the n-type output unit 3 are connected to the clock bus 23.

В каждом каскаде первые выводы 24-26 соответственно прямых 11, инверсных 12 и дополнительных 13 ключевых цепей подключены непосредственно к входам соответственно первого 4, второго 5 и третьего 6 инверторов и соединены дополнительно с шиной питания 27 соответственно через первый 7, второй 8 и третий 9 транзисторы p-типа. Вторые выводы тех же цепей подключены к общему выводу 28 логического блока 10 соответствующего каскада. Тактовый транзистор 14 n-типа и проходной транзистор 15 n-типа включены между общим выводом 28 логического блока 10 соответственно первого 1 и второго 2 каскадов и шиной земли 29. Выход третьего инвертора 6 первого каскада 1 подключен к объединенным затворам транзисторов 7-9 p-типа и проходного транзистора 15 n-типа второго каскада 2. In each cascade, the first conclusions 24-26, respectively, of direct 11, inverse 12, and additional 13 key circuits are connected directly to the inputs of the first 4, second 5, and third 6 inverters respectively and are additionally connected to the power bus 27, respectively, through the first 7, second 8, and third 9 p-type transistors. The second conclusions of the same circuits are connected to the common terminal 28 of the logic block 10 of the corresponding cascade. An n-type clock transistor 14 and an n-type transistor 15 are connected between the common terminal 28 of the logic unit 10 of the first 1 and second 2 stages, respectively, and the ground bus 29. The output of the third inverter 6 of the first stage 1 is connected to the combined gates of the transistors 7-9 p- type and pass-through transistor 15 of the n-type of the second stage 2.

В выходном блоке 3 первый 16 и второй 17 транзисторы p-типа включены соответственно между первым 30 и вторым 31 выходами устройства и шиной питания 27. Между первым выходом 30 устройства и общим выводом 32 выходного блока 3 включены логические транзисторы первой группы 19, 20 n-типа, затворы которых подключены к выходам первых инверторов 4 каскадов 1 и 2. Между вторым выходом 31 устройства и общим выводом 32 выходного блока 3 включены логические транзисторы второй группы 21, 22 n-типа, затворы которых подключены к выходам вторых инверторов 5 тех же каскадов. Выход третьего инвертора 6 второго каскада 2 является третьим выходом 33 устройства. In the output block 3, the first 16 and second 17 p-type transistors are connected respectively between the first 30 and second 31 outputs of the device and the power bus 27. Between the first output 30 of the device and the common terminal 32 of the output block 3, the logical transistors of the first group 19, 20 n- types, the gates of which are connected to the outputs of the first inverters 4 of cascades 1 and 2. Between the second output 31 of the device and the common output 32 of the output unit 3, logic transistors of the second group 21, 22 of n-type are connected, the gates of which are connected to the outputs of the second inverters 5 of the same stages . The output of the third inverter 6 of the second stage 2 is the third output 33 of the device.

Ключевые цепи 11-13 состоят из последовательно включенных транзисторов n-типа, затворы которых подключены к входам 34-37 каскада, на которые подаются парафазные сигналы входных переменных. Key circuits 11-13 consist of n-type transistors connected in series, the gates of which are connected to the inputs 34-37 of the cascade, to which paraphase signals of the input variables are supplied.

Логический блок 10 каскадов 1 и 2 устройства поразрядного сравнения на равенство и неравенство двух операндов (фиг.2) выполнен на шести 38-43 транзисторах n-типа. Прямая ключевая цепь 11 состоит из первого 38 и второго 39 транзисторов, инверсная 12 - из третьего 40 и четвертого 41 транзисторов, дополнительные ключевые цепи 13 содержат пятый 42, второй 39 и соответственно шестой 43, четвертый 41 транзисторы. Причем истоки второго 39 и четвертого 41 транзисторов являются общим выводом 28 логического блока 10. The logical block 10 of stages 1 and 2 of the device bitwise comparison for equality and inequality of the two operands (figure 2) is made on six 38-43 n-type transistors. The direct key circuit 11 consists of the first 38 and the second 39 transistors, the inverse 12 consists of the third 40 and the fourth 41 transistors, additional key circuits 13 contain the fifth 42, the second 39 and the sixth 43, and the fourth 41 transistors. Moreover, the sources of the second 39 and fourth 41 transistors are a common conclusion 28 of the logical block 10.

На первый 34 и второй 35 входы первого 1 каскада, которые подключены к затворам первого 38, шестого 43 и соответственно третьего 40, пятого 42 транзисторов, подаются парафазные сигналы, соответствующие старшему разряду первого операнда, а на третий 36 и четвертый 37 входы того же каскада, которые подключены к затворам четвертого 41 и соответственно второго 39 транзисторов, подаются парафазные сигналы, соответствующие старшему разряду второго операнда. На одноименные входы второго каскада 2 подаются парафазные сигналы, соответствующие младшим разрядам первого и второго операндов. Причем первый 34 и третий 36 входы соответствуют прямому значению двоичного разряда, а второй 35 и четвертый 37 входы - логически дополняющему значению того же разряда. Двоичному значению логической 1 соответствует высокий уровень напряжения шины питания, а значению логического 0 - низкий уровень напряжения шины земли. Открытому или замкнутому состоянию транзистора n-типа соответствует сигнал логической 1, поданный на затвор транзистора. The first 34 and second 35 inputs of the first 1 cascade, which are connected to the gates of the first 38, sixth 43, and respectively the third 40, fifth 42 transistors, are supplied with paraphase signals corresponding to the highest level of the first operand, and the third 36 and fourth 37 inputs of the same cascade which are connected to the gates of the fourth 41 and respectively of the second 39 transistors, paraphase signals corresponding to the high order of the second operand are supplied. Paraphase signals corresponding to the least significant bits of the first and second operands are supplied to the inputs of the second stage 2 with the same name. Moreover, the first 34 and third 36 inputs correspond to the direct value of the binary digit, and the second 35 and fourth 37 inputs correspond to the logical value of the same bit. The binary value of logical 1 corresponds to a high voltage level of the power bus, and the value of logical 0 corresponds to a low voltage level of the ground bus. An open or closed state of an n-type transistor corresponds to a logical 1 signal applied to the gate of the transistor.

Устройство работает следующим образом. В исходном состоянии - на первом полутакте, при нулевом сигнале на тактовой шине 23 транзисторы 14 и 18 n-типа закрыты, а транзисторы p-типа первого каскада 7-9 и выходного блока 16-17 - открыты. От шины питания 27 через указанные транзисторы p-типа происходит процесс предзаряда узловых емкостей, связанных с входами первого, второго и третьего 4-6 инверторов первого каскада 1 и с первым 30, вторым 31 выходами устройства до уровня логической 1. При этом на выходах инверторов 4-6 первого каскада поддерживаются состояния логического 0. Поэтому проходной транзистор 15 n-типа закрыт, а транзисторы 7-9 p-типа второго каскада 2 открыты и на выходах инверторов 4-6 этого каскада, и на третьем выходе 33 устройства - также состояния логического 0. На первом полутакте на входах 34-37 каскадов 1 и 2 устанавливаются соответствующие парафазные сигналы. В данном примере устройства полного сравнения (больше-меньше-равно) двухразрядных (по числу каскадов) операндов А=Х₂Х₁ и В=У₂У₁ на входы 34-37 первого каскада 1 подаются сигналы, соответствующие старшим разрядам Х₂ и У₂, а на одноименные входы второго каскада 2 - сигналы, соответствующие младшим разрядам X₁ и Y₁ операндов.The device operates as follows. In the initial state, on the first half-cycle, with a zero signal on the clock bus 23, n-type transistors 14 and 18 are closed, and p-type transistors of the first stage 7-9 and output block 16-17 are open. From the power bus 27 through the indicated p-type transistors, the process of pre-charging of node capacities occurs, associated with the inputs of the first, second and third 4-6 inverters of the first stage 1 and with the first 30, second 31 outputs of the device to logic level 1. At the same time, at the outputs of inverters 4-6 of the first stage, logical 0 states are supported. Therefore, the n-type pass-through transistor 15 is closed, and p-type transistors 7-9 of the second stage 2 are open at the outputs of inverters 4-6 of this stage, and at the third output 33 of the device are also states logical 0. On the first n lutakte on the inputs 34-37 stages 1 and 2 are set corresponding paraphase signals. In this example, a device for complete comparison (more-less-equal) of two-bit (in the number of cascades) operands A = X ₂ X ₁ and B = Y ₂ U ₁ to the inputs 34-37 of the first stage 1, the signals corresponding to the highest bits X ₂ and At ₂ , and at the same inputs of the second stage 2 - signals corresponding to the least significant bits of X ₁ and Y ₁ operands.

На втором полутакте после подачи положительного сигнала на тактовую шину 23 тактовый транзистор 14 n-типа первого каскада 1 и транзистор 18 n-типа выходного блока 3 открываются, а транзисторы p-типа первого каскада и выходного блока закрываются. In the second half-cycle, after applying a positive signal to the clock bus 23, the n-type clock transistor 14 of the first stage 1 and the n-type transistor 18 of the output block 3 open, and the p-type transistors of the first stage and the output block are closed.

Прямые ключевые цепи 11 в обоих каскадах реализуют функцию Х>У, поскольку указанная цепь может находиться в замкнутом состоянии только тогда, когда первый 38 и второй 39 транзисторы n-типа логического блока 10 открыты. Это возможно в том случае, когда в соответствующем логическом блоке Х=1, а У= 0. Другие ключевые цепи 12 и 13 при этом разомкнуты. Аналогично инверсные ключевые цепи 12 реализуют функцию Х<У, поскольку они могут быть в замкнутом состоянии при Х=0 и У=1, когда третий 40 и четвертый 41 транзисторы n-типа логического блока 10 открыты. Если эти логические ситуации реализуются уже в первом каскаде 1 (Х₂>У₂, или Х₂<У₂), то благодаря тому, что в одном случае - замкнутой является прямая ключевая цепь 11, а в другом случае инверсная ключевая цепь 12, соответствующие нагрузочные емкости разряжаются и на выходе первого 4 или второго 5 инверторов первого каскада формируется сигнал логической 1. Логический транзистор первой группы 19 или второй группы 21 n-типа выходного блока 3 при этом открывается, и на первом 30 или втором 31 выходах устройства формируется выходной сигнал логического 0, т.к. транзистор 18 n-типа выходного блока также открыт. Появление сигнала логического 0 на первом 30 или втором 31 выходах устройства свидетельствует о том, что по результату сравнения старших разрядов операндов А>В или А<В соответственно. Выход третьего инвертора 6 первого каскада при этом сохраняет состояние логического 0, т.к. один из транзисторов n-типа дополнительных ключевых цепей 13 логического блока 10 при поданных сигналах на входы 34-37 - закрыт и второй каскад 2 в дальнейшей работе устройства не участвует, а результат сравнения операндов уже формируется по старшим разрядам.Direct key circuits 11 in both stages implement the function X> Y, since this circuit can be in a closed state only when the first 38 and second 39 transistors of n-type logic block 10 are open. This is possible in the case when in the corresponding logical unit X = 1, and Y = 0. Other key circuits 12 and 13 are open at the same time. Similarly, the inverse key circuits 12 realize the function X <Y, since they can be in the closed state at X = 0 and Y = 1, when the third 40 and fourth 41 transistors of n-type logic block 10 are open. If these logical situations are realized already in the first cascade 1 (X ₂ > Y ₂ , or X ₂ <Y ₂ ), then due to the fact that in one case the direct key chain 11 is closed, and in the other case the inverse key chain 12, the corresponding load capacities are discharged and a logical 1 signal is generated at the output of the first 4 or second 5 inverters of the first stage; The logical transistor of the first group 19 or the second group 21 of the n-type output unit 3 is opened, and the output is formed at the first 30 or second 31 outputs of the device logical 0 signal .K. transistor 18 of the n-type output unit is also open. The appearance of a logical 0 signal at the first 30 or second 31 outputs of the device indicates that the result of comparing the high bits of the operands A> B or A <B, respectively. The output of the third inverter 6 of the first stage while maintaining a state of logical 0, because one of the n-type transistors of the additional key circuits 13 of the logic block 10 is closed when the signals are input to the inputs 34-37 and the second stage 2 is not involved in the further operation of the device, and the result of the comparison of the operands is already being generated according to the higher bits.

В случае равенства старших разрядов (Х₂=У₂=1 или Х₂=У₂=0) прямая 11 и инверсная 12 ключевые цепи первого каскада разомкнуты и на выходах первого 4 и второго 5 инверторов сохраняются значения логического 0, а выходы 30 и 31 устройства сохраняют свое исходное логическое значение. Одна из дополнительных ключевых цепей 13 в первом каскаде (например, при Х₂=У₂=1 - транзисторы 43 и 41) является замкнутой и на выходе третьего инвертора 6 первого каскада формируется сигнал логической 1. Проходной транзистор 15 открывается и второй каскад 2 работает точно также, как и первый в случае подачи на тактовую шину 23 положительного сигнала. Если входным переменным второго каскада соответствует состояние X₁>У₁ (или X₁<У₁) на выходе первого 4 (или второго 5) инверторов второго каскада формируется сигнал логической 1 и открываются соответствующие логические транзисторы n-типа выходного блока 3. На одном из выходов 30 или 31 устройства при этом формируется сигнал логического 0 как результат неравенства А>В (или А<В) по совокупности сравнения двух разрядов операндов А и В. Если во втором каскаде так же, как в первом, имеет место равенство X₁=Y₁, замкнутой оказывается одна из дополнительных ключевых цепей 13 логического блока 10 и на третьем выходе 33 устройства формируется сигнал логической 1 как признак равенства двухразрядных операндов (А=В).In the case of equality of the upper digits (X ₂ = Y ₂ = 1 or X ₂ = Y ₂ = 0), line 11 and inverse 12 the key chains of the first stage are open and the logical 0 values are stored at the outputs of the first 4 and second 5 inverters, and outputs 30 and 31 devices retain their original logical value. One of the additional key circuits 13 in the first stage (for example, with X ₂ = Y ₂ = 1 - transistors 43 and 41) is closed and a logic 1 signal is generated at the output of the third inverter 6 of the first stage. The pass-through transistor 15 opens and the second stage 2 works in the same way as the first in the case of applying a positive signal to the clock bus 23. If the input variables of the second stage correspond to the state X ₁ > Y ₁ (or X ₁ <Y ₁ ), a logical 1 signal is generated at the output of the first 4 (or second 5) inverters of the second stage and the corresponding n-type logic transistors of output block 3 are opened. at the same time, from outputs 30 or 31 of the device, a logical 0 signal is generated as a result of the inequality A> B (or A <B) by the combination of comparing two bits of the operands A and B. If in the second stage, as in the first, the equality X ₁ = Y _1, is a closed one of the additional x 13 key chains logic block 10 and the third output device 33, a signal is logical 1 as an indication of equality two digit operands (A = B).

Аналогично работает многоразрядное устройство, в котором число каскадов соответствует разрядности операндов и числу логических транзисторов в каждой из групп выходного блока. Включение в первую группу логических транзисторов выходного блока 3 дополнительного транзистора n-типа, затвор которого подключен к выходу третьего инвертора 6 последнего каскада, позволяет реализовать дополнительную функцию А≥В. A multi-bit device works in a similar way, in which the number of stages corresponds to the length of the operands and the number of logical transistors in each of the groups of the output block. The inclusion in the first group of logical transistors of the output unit 3 of an additional n-type transistor, the gate of which is connected to the output of the third inverter 6 of the last stage, allows you to implement an additional function A≥B.

Каждому функциональному назначению устройства в логическом блоке 10 каждого каскада соответствует три типа ключевых цепей, соответствующих трем логическим функциям (две из которых могут быть взаимодополняющими). Каждая цепь реализует единичное множество состояний входных переменных (состояние замкнутости цепи), которые не должны логически пересекаться, т.е. при любом наборе входных переменных замкнутой может быть только одна из ключевых цепей. Ключевые цепи строятся из последовательно соединенных транзисторов по таблицам истинности соответствующих функций. При этом дополнительная ключевая цепь 13 в логическом блоке каждого каскада формирует условие включения последующего каскада, когда другие ключевые цепи и соответствующие им функции сохраняют нейтральное состояние. For each functional purpose of the device in the logical block 10 of each stage there are three types of key circuits corresponding to three logical functions (two of which can be complementary). Each circuit implements a single set of states of input variables (closed circuit state), which should not logically intersect, i.e. for any set of input variables, only one of the key chains can be closed. Key circuits are built from series-connected transistors according to the truth tables of the corresponding functions. Moreover, an additional key circuit 13 in the logical block of each cascade forms a condition for switching on the subsequent cascade, when other key circuits and their corresponding functions maintain a neutral state.

Claims

A paraphase cascade logic device on KMDP transistors, containing in each cascade the first and second inverters, three p-type transistors and a logic block containing direct, inverse and additional key circuits, which consist of n-type transistors connected in series, the gates of which are connected to the corresponding the inputs of the cascade to which the paraphase signals of the input variables are supplied, in each cascade, direct and inverse key circuits are connected directly to the inputs, respectively, with their first output of the first and second inverters and are additionally connected to the power bus, respectively, through the first and second p-type transistors, and the second output is connected to the common output of the logic block, additional key circuits in the first stage are connected by the first output through the third p-type transistor to the power bus, and the second are connected to the common output of the logic block, the additional key circuits in all other stages are connected with the first output to the drain of the corresponding third p-type transistor, the gates of the first and second p-t transistors pa in each cascade are combined, and in the first cascade they are additionally connected to the gate of the third p-type transistor, to the clock bus and the gate of the n-type clock transistor, which is connected between the common output of the logic block and the ground bus, characterized in that the device contains an output block , in each stage, except for the first one, an n-type pass-through transistor that is connected between the common output of the logic block and the ground bus, and in each stage there is a third inverter, the input of which is connected to the first output of additional key circuits, and the output the combined gates of the n-type transistor and p-type transistors of the subsequent cascade, the second terminals of the additional key circuits, the sources of the third p-type transistors, as in the first stage, are connected respectively to the common output of the logic block and to the power bus, in each logical block only one key circuit is closed for any set of paraphase signals of the input variables of this stage, and the output block is made in the form of a paraphase element OR NOT and contains the first and second p-type transistors, which are connected between the power bus and, respectively, the first and second outputs of the device, the gates of which are connected to the clock bus and the gate of the n-type transistor connected between the common output terminal of the output unit and the ground bus, between the first and second outputs of the device on one side and the common output of the output unit - on the other, two groups of n-type logical transistors connected in parallel are included, the number of which in each group corresponds to the number of device cascades, the gates of the n-type logical transistors of the first group are connected to the outputs of the output inverters, and the gates of n-type logic transistors of the second group are connected to the outputs of the second inverters, the output of the third inverter of the last stage is the third output of the device.