RU2168856C1

RU2168856C1 - Staticproof ring counter

Info

Publication number: RU2168856C1
Application number: RU2000104259A
Authority: RU
Inventors: Г.И. Шишкин; Р.Ф. Зубаеров; Г.И. Крамков
Original assignee: Министерство Российской Федерации по атомной энергии
Priority date: 2000-02-23
Filing date: 2000-02-23
Publication date: 2001-06-10

Abstract

FIELD: pulse equipment, various digital devices operating under effect of interference. SUBSTANCE: staticproof ring counter has analyzer 1 of state of digits of counter, first 16 and second 17 inverters, first 18, second 19, third 20, fourth 21 and fifth 22 NOT-OR gates, RC element 23 of recording, group of RC elements 24-29 of recording, input bus 30 and reset bus 31. Counter is inserted with OR-ELSE gate 2, group of OR-ELSE gates 3-8, majority gate 9, group of majority gates 10-15. Technical objective of invention consists in simplification of ring counter with odd number of information digits by reduction of number of groups of logic elements carrying (n+1) elements thanks to change of process of recording of new states of counter in RC elements of digit recording and results of analysis of odd states of counter in RC element of recording. EFFECT: simplification of ring counter with odd number of information digits. 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех. The invention relates to a pulse technique and can be used in various digital devices operating in the presence of interference.

Известен помехоустойчивый кольцевой счетчик (см, патент РФ N 1612946 от 29.06.89 г., МКИ H 03 K 25/00, "Кольцевой счетчик" авторов Г.В.Даниленко, Р. Ф. Зубаерова и А.Я.Рыбакова, опубл. 15.11.94 г., БИ N 21), содержащий четыре группы по n элементов И, две группы по n элементов ИЛИ, две группы по n RC-элементов, два элемента ИЛИ-НЕ, два инвертора, входную шину и шину сброса. Первый и второй входы первого элемента ИЛИ-НЕ соединены, соответственно, с входной шиной и шиной сброса, которая соединена с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ, с первыми входами элементов И первой и второй групп и через первый из инверторов - с первыми входами элементов И третьей группы. Выход второго элемента ИЛИ-НЕ соединен с первыми входами элементов И четвертой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой группы, вторые входы которых соединены с выходами соответствующих элементов И первой группы, а выходы через соответствующие RC-элементы первой группы - со вторыми входами соответствующих элементов И второй группы. Выходы элементов И второй группы соединены с первыми входами соответствующих элементов ИЛИ второй группы, вторые входы которых соединены с выходами соответствующих элементов И третьей группы. Выходы элементов ИЛИ второй группы соединены со вторыми входами соответствующих элементов И первой группы и через соответствующие RC-элементы второй группы - с вторыми входами соответствующих элементов И третьей группы. Вторые входы с первого по (n-1)-й элемент И первой группы соединены со вторыми входами, соответственно, со второго по n-й элемент И четвертой группы, а второй вход n-го элемента И первой группы через второй инвертор соединен со вторым входом первого элемента И четвертой группы. Known noise-resistant ring counter (see, RF patent N 1612946 from 06.29.89, MKI H 03 K 25/00, "Ring counter" authors G.V. Danilenko, R. F. Zubaerov and A.Ya. Rybakova, publ. November 15, 1994, BI N 21), containing four groups of n AND elements, two groups of n OR elements, two groups of n RC elements, two OR-NOT elements, two inverters, an input bus and a reset bus. The first and second inputs of the first OR-NOT element are connected, respectively, to the input bus and the reset bus, which is connected to the first input of the second OR-NOT element, the second input of which is connected to the output of the first OR-NOT element, with the first inputs of the AND elements of the first and the second group and through the first of the inverters - with the first inputs of AND elements of the third group. The output of the second element is NOT connected to the first inputs of the elements of the fourth group, the outputs of which are connected to the first inputs of the corresponding elements of the first group, the second inputs of which are connected to the outputs of the corresponding elements of the first group, and the outputs through the corresponding RC elements of the first group the second inputs of the corresponding elements And the second group. The outputs of the AND elements of the second group are connected to the first inputs of the corresponding OR elements of the second group, the second inputs of which are connected to the outputs of the corresponding AND elements of the third group. The outputs of the OR elements of the second group are connected to the second inputs of the corresponding AND elements of the first group and, through the corresponding RC elements of the second group, to the second inputs of the corresponding AND elements of the third group. The second inputs from the first to the (n-1) th AND element of the first group are connected to the second inputs, respectively, from the second to the n-th element AND of the fourth group, and the second input of the n-th element AND of the first group is connected to the second through the second inverter the input of the first element And the fourth group.

Недостатком данного кольцевого счетчика является его сложность при нечетном количестве разрядов, обусловленная принятой схемотехнической реализацией алгоритма функционирования счетчика, выполненной с применением сравнительно большого количества групп элементов (четырех групп элементов И, двух групп элементов ИЛИ и двух групп RC-элементов), причем количество элементов в каждой из упомянутых групп по мере увеличения количества разрядов счетчика пропорционально увеличивается, при этом все более усложняются и без того сложные взаимные связи между элементами счетчика. The disadvantage of this ring counter is its complexity with an odd number of digits, due to the adopted circuitry implementation of the algorithm for operating the counter, performed using a relatively large number of groups of elements (four groups of AND elements, two groups of OR elements and two groups of RC elements), and the number of elements in each of the mentioned groups with the increase in the number of bits of the counter increases proportionally, while the more complex mutual communication between counter elements.

Наиболее близким по технической сущности к заявляемому объекту является помехоустойчивый кольцевой счетчик с нечетным количеством информационных разрядов (см. патент РФ N 2036557 от 05.10.90 г., МКИ H 03 K 25/00, "Кольцевой счетчик", авторы - Г.И.Шишкин и Р.Ф.Зубаеров, опубл. 27.05.95 г., БИ N 15), содержащий устройство анализа, шесть элементов ИЛИ-НЕ, два элемента И, два инвертора, элемент ИЛИ, RC-элемент, две группы по (n+1) элементов И, где n - количество информационных разрядов счетчика, группу из (n+1) элементов ИЛИ, группу из (n+1) RC-элементов, входную шину и шину сброса. Первый и второй входы первого элемента ИЛИ-НЕ соединены, соответственно, с входной шиной и шиной сброса, подключенной к первому входу второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ и с первым входом первого из элементов И, а выход - с первым входом второго из элементов И. Выходы элементов И соединены с соответствующими входами элемента ИЛИ, выход которого соединен с входом RC-элемента. Первые и вторые входы элементов ИЛИ из группы элементов ИЛИ подключены к выходам соответствующих элементов И, соответственно, первой и второй групп, а выходы через соответствующие RC-элементы из группы RC-элементов - к первым входам соответствующих элементов И второй группы. Вход первого инвертора соединен с выходом (n+1)-го элемента ИЛИ из группы элементов ИЛИ, выход - с первым входом первого элемента И первой группы, первые входы со второго по (n+1)-й элемент И которой подключены к выходам, соответственно, с первого по n-й RC-элемент из группы RC-элементов и к соответствующим выходным шинам. Выход каждого элемента ИЛИ из группы элементов ИЛИ соединен с соответствующим входом устройства анализа, выход которого подключен ко второму входу первого из элементов И, выход RC-элемента соединен со вторым входом второго из элементов И. Выход элемента ИЛИ соединен с первым входом третьего элемента ИЛИ-НЕ и через второй инвертор - с первым входом четвертого элемента ИЛИ-НЕ. Вторые входы третьего и четвертого элементов ИЛИ-НЕ соединены с выходом первого элемента ИЛИ-НЕ, третьи входы - с шиной сброса и с первыми входами пятого и шестого элементов ИЛИ-НЕ. Выход третьего элемента ИЛИ-НЕ соединен со вторыми входами нечетных элементов И первой группы и пятого элемента ИЛИ-НЕ, выход которого соединен со вторыми входами нечетных элементов И второй группы. Выход четвертого элемента ИЛИ-НЕ соединен со вторыми входами четных элементов И, кроме (n+1)-го элемента И, первой группы и шестого элемента ИЛИ-НЕ, выход которого соединен со вторыми входами четных элементов И, кроме (n+1)-го элемента И, второй группы. Вторые входы (n+1)-х элементов И первой и второй групп подключены к выходам, соответственно, первого и второго элементов ИЛИ-НЕ. The closest in technical essence to the claimed object is a noise-resistant ring counter with an odd number of information bits (see RF patent N 2036557 dated 05.10.90, MKI H 03 K 25/00, "Ring counter", authors - G.I. Shishkin and R.F. Zubaerov, published May 27, 1995, BI No. 15), containing an analysis device, six OR-NOT elements, two AND elements, two inverters, an OR element, an RC element, two groups of (n +1) AND elements, where n is the number of information bits of the counter, a group of (n + 1) OR elements, a group of (n + 1) RC elements, an input bus and a reset bus. The first and second inputs of the first OR-NOT element are connected, respectively, with the input bus and the reset bus connected to the first input of the second OR-NOT element, the second input of which is connected to the output of the first OR-NOT element and with the first input of the first of AND elements, and the output is with the first input of the second of the elements I. The outputs of the AND elements are connected to the corresponding inputs of the OR element, the output of which is connected to the input of the RC element. The first and second inputs of the OR elements from the group of OR elements are connected to the outputs of the corresponding AND elements, respectively, of the first and second groups, and the outputs through the corresponding RC elements from the group of RC elements are connected to the first inputs of the corresponding AND elements of the second group. The input of the first inverter is connected to the output of the (n + 1) th OR element from the group of OR elements, the output is connected to the first input of the first AND element of the first group, the first inputs of the second to (n + 1) th AND element are connected to the outputs, respectively, from the first to the nth RC element from the group of RC elements and to the corresponding output buses. The output of each OR element from the group of OR elements is connected to the corresponding input of the analysis device, the output of which is connected to the second input of the first of the AND elements, the output of the RC element is connected to the second input of the second of the elements I. The output of the OR element is connected to the first input of the third OR element - NOT and through the second inverter - with the first input of the fourth element OR-NOT. The second inputs of the third and fourth elements OR NOT connected to the output of the first element OR NOT, the third inputs to the reset bus and the first inputs of the fifth and sixth elements OR NOT. The output of the third OR-NOT element is connected to the second inputs of the odd AND elements of the first group and the fifth OR-NOT element, the output of which is connected to the second inputs of the odd AND elements of the second group. The output of the fourth OR-NOT element is connected to the second inputs of even elements AND, except for the (n + 1) -th element AND, the first group and the sixth element OR-NOT, the output of which is connected to the second inputs of even elements AND, except (n + 1) of the element And, the second group. The second inputs of the (n + 1) -th elements of the first and second groups are connected to the outputs, respectively, of the first and second elements OR NOT.

Недостатком этого кольцевого счетчика является сложность его схемы, обусловленная принятой схемотехнической реализацией выбранного алгоритма работы. The disadvantage of this ring counter is the complexity of its circuit, due to the adopted circuitry implementation of the selected algorithm of work.

Задачей, на решение которой направлено заявляемое изобретение, является создание более простого помехоустойчивого кольцевого счетчика с нечетным количеством информационных разрядов. The problem to which the invention is directed, is to create a simpler noise-resistant ring counter with an odd number of information bits.

Технический результат, заключающийся в упрощении схемы, достигается тем, что в кольцевой счетчик, содержащий пять элементов ИЛИ-НЕ, два инвертора, RC-элемент записи, анализатор состояния разрядов счетчика, группу из (n+1) RC- элементов записи, где n - нечетное число, равное количеству информационных разрядов счетчика, входную шину и шину сброса, соединенную с первыми входами первого, второго и третьего элементов ИЛИ-НЕ, вторые входы второго и третьего элементов ИЛИ-НЕ соединены, соответственно, с выходами четвертого и пятого элементов ИЛИ-НЕ, первый вход четвертого элемента ИЛИ-НЕ соединен с входами RC-элемента записи и первого инвертора, выход которого соединен с первым входом пятого элемента ИЛИ-НЕ, вторые входы четвертого и пятого элементов ИЛИ-НЕ объединены, входы анализатора состояния разрядов счетчика соединены с входами первых (n-1) RC-элементов записи из группы RC-элементов записи, введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарный элемент, группа из (n+1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и группа из (n+1) мажоритарных элементов, причем входная шина через второй инвертор соединена со вторым входом пятого элемента ИЛИ-НЕ и непосредственно - с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом анализатора состояния разрядов счетчика и с первым входом мажоритарного элемента, второй, третий входы и выход которого соединены, соответственно, с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с выходом и входом RC-элемента записи, первые входы нечетных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходом второго элемента ИЛИ-НЕ, первые входы четных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, кроме (n+1)-го, из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходом третьего элемента ИЛИ-НЕ, первый вход (n+1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входной шиной, второй вход и выход каждого из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым и вторым входами соответствующего ему мажоритарного элемента из группы мажоритарных элементов, третий вход и выход каждого мажоритарного элемента из группы мажоритарных элементов соединены, соответственно, с выходом и входом соответствующего ему RC-элемента записи из группы RC-элементов записи, выход каждого мажоритарного элемента, кроме (n+1)-го, из группы мажоритарных элементов соединен со вторым входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход (n+1)-го мажоритарного элемента из группы мажоритарных элементов соединен со вторым входом первого элемента ИЛИ-НЕ, выход которого соединен со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ из группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. The technical result, which consists in simplifying the circuit, is achieved by the fact that in a ring counter containing five OR-NOT elements, two inverters, an RC recording element, a counter discharge state analyzer, a group of (n + 1) RC recording elements, where n - an odd number equal to the number of information bits of the counter, an input bus and a reset bus connected to the first inputs of the first, second and third elements OR NOT, the second inputs of the second and third elements OR NOT connected, respectively, with the outputs of the fourth and fifth elements OR -NOT, lane the fourth input of the fourth OR-NOT element is connected to the inputs of the RC recording element and the first inverter, the output of which is connected to the first input of the fifth OR-NOT element, the second inputs of the fourth and fifth elements are NOT-connected, the inputs of the analyzer of the status of the bits of the counter are connected to the inputs of the first (n-1) RC recording elements from a group of RC recording elements, an EXCLUSIVE OR element, a majority element, a group of (n + 1) EXCLUSIVE OR elements, and a group of (n + 1) majority elements, the input bus through the second the inverter is connected to the second input by the fifth element OR NOT and directly - with the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the counter status analyzer and the first input of the majority element, the second, third inputs and the output of which are connected, respectively, with the output of the EXCLUSIVE OR, with the output and input of the RC recording element, the first inputs of the odd elements EXCLUSIVE OR from the group of elements EXCLUSIVE OR are connected to the output of the second element OR-NOT, the first inputs of the even elements EXCLUSIVE OR, except for the (n + 1) -th, from r groups of elements EXCLUSIVE OR connected to the output of the third element OR NOT, the first input of the (n + 1) -th element EXCLUSIVE OR from the group of elements EXCLUSIVE OR connected to the input bus, the second input and output of each of the elements EXCLUSIVE OR from the group of EXCLUSIVE OR with the first and second inputs of the corresponding majority element from the group of majority elements, the third input and output of each majority element from the group of majority elements are connected, respectively, with the output and input of the corresponding e for an RC record element from a group of RC record elements, the output of each majority element, except for the (n + 1) th, from the group of majority elements is connected to the second input of the subsequent element EXCLUSIVE OR from the group of elements EXCLUSIVE OR, output (n + 1) The 1st majority element from the group of majority elements is connected to the second input of the first OR-NOT element, the output of which is connected to the second input of the first element EXCLUSIVE OR from the group of elements EXCLUSIVE OR.

Указанная совокупность признаков позволяет упростить кольцевой счетчик при нечетном количестве информационных разрядов путем уменьшения количества групп логических элементов, содержащих по (n+1) элементов, за счет изменения способа записи новых состояний счетчика в RC-элементы записи разрядов и результатов анализа состояний счетчика на нечетность - в RC-элемент записи. The indicated set of features makes it possible to simplify a ring counter with an odd number of information bits by reducing the number of logical element groups containing (n + 1) elements by changing the way of writing new counter states to RC-elements of recording bits and the results of analysis of counter states for oddness - in the RC element of the record.

Функциональная схема кольцевого счетчика (в пятиразрядном варианте) приведена на фиг. 1, схема анализатора состояния разрядов счетчика - на фиг. 2, схема одного RC-элемента записи - на фиг. 3, сравнительные затраты на реализацию прототипа и заявляемого счетчика приведены в таблице. The functional diagram of the ring counter (in the five-digit version) is shown in FIG. 1, the circuit of the analyzer of the state of discharges of the counter - in FIG. 2, a diagram of one RC recording element — in FIG. 3, the comparative costs of implementing the prototype and the inventive counter are shown in the table.

Кольцевой счетчик (см. фиг. 1) содержит анализатор 1 состояния разрядов счетчика, элемент 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов 3...8 ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарный элемент 9, группу 10...15 мажоритарных элементов, первый 16 и второй 17 инверторы, первый 18, второй 19, третий 20, четвертый 21 и пятый 22 элементы ИЛИ-НЕ, RC-элемент 23 записи, группу 24...29 RC-элементов записи, входную 30 шину и шину 31 сброса. Входная 30 шина соединена с первыми входами элементов 2, 8 ИСКЛЮЧАЮЩЕЕ ИЛИ и с входом инвертора 17, выход которого соединен со вторыми входами элементов 21, 22 ИЛИ-НЕ. Шина 31 сброса соединена с первыми входами элементов 18, 19, 20 ИЛИ-НЕ. Первый вход элемента 21 ИЛИ-НЕ соединен с выходом мажоритарного элемента 9 и с входом инвертора 16, выход которого соединен с первым входом элемента 22 ИЛИ-НЕ, выходы элементов 21, 22 ИЛИ-НЕ соединены, соответственно, со вторыми входами элементов 19, 20 ИЛИ-НЕ. Выход элемента 19 ИЛИ-НЕ соединен с первыми входами элементов 3, 5, 7 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента 20 ИЛИ-НЕ соединен с первыми входами элементов 4, 6 ИСКЛЮЧАЮЩЕЕ ИЛИ. Входы анализатора 1 соединены с выходами мажоритарных элементов 10. ..15, выход соединен со вторым входом элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом мажоритарного элемента 9, второй, третий входы и выход которого соединены, соответственно, с выходом элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, с выходом и входом RC-элемента 23. Первые входы мажоритарных элементов 10...15 соединены, соответственно, со вторыми входами элементов 3. ..8 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы - с выходами соответствующих элементов 3. . .8 ИСКЛЮЧАЮЩЕЕ ИЛИ, третьи входы - соответственно с выходами соответствующих RC-элементов 24. . .29, выходы - с входами соответствующих RC-элементов 24...29. Выходы мажоритарных элементов 10...14 соединены, соответственно, со вторыми входами элементов 4...8 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход мажоритарного элемента 15 соединен со вторым входом элемента 18 ИЛИ-НЕ, выход которого соединен с первым входом мажоритарного элемента 10. The ring counter (see Fig. 1) contains an analyzer 1 of the status of the bits of the counter, element 2 EXCLUSIVE OR, element group 3 ... 8 EXCLUSIVE OR, majority element 9, group 10 ... 15 majority elements, the first 16 and second 17 inverters , the first 18, the second 19, the third 20, the fourth 21 and the fifth 22 elements OR NOT, the RC element 23 records, a group of 24 ... 29 RC elements of the record, the input 30 bus and bus 31 reset. The input bus 30 is connected to the first inputs of the elements 2, 8 EXCLUSIVE OR and to the input of the inverter 17, the output of which is connected to the second inputs of the elements 21, 22 OR-NOT. The reset bus 31 is connected to the first inputs of the elements 18, 19, 20 OR-NOT. The first input of the element 21 is NOT connected to the output of the majority element 9 and the input of the inverter 16, the output of which is connected to the first input of the element 22 OR NOT, the outputs of the elements 21, 22 OR NOT connected, respectively, to the second inputs of the elements 19, 20 OR NO. The output of the element 19 is NOT connected to the first inputs of the elements 3, 5, 7 EXCLUSIVE OR, the output of the element 20 is NOT connected to the first inputs of the elements 4, 6, EXCLUSIVE OR. The inputs of the analyzer 1 are connected to the outputs of the majority elements 10. ..15, the output is connected to the second input of the element 2 EXCLUSIVE OR and the first input of the majority element 9, the second, third inputs and the output of which are connected, respectively, with the output of element 2 EXCLUSIVE OR, with the output and the input of the RC element 23. The first inputs of the majority elements 10 ... 15 are connected, respectively, with the second inputs of the elements 3. ..8 EXCLUSIVE OR, the second inputs with the outputs of the corresponding elements 3.. .8 EXCLUSIVE OR, the third inputs, respectively, with the outputs of the corresponding RC elements 24.. .29, outputs - with inputs of corresponding RC elements 24 ... 29. The outputs of the majority elements 10 ... 14 are connected, respectively, with the second inputs of the elements 4 ... 8 EXCLUSIVE OR, the output of the majority element 15 is connected to the second input of the element 18 OR NOT, the output of which is connected to the first input of the majority element 10.

Кольцевой счетчик выполнен на интегральных микросхемах и дискретных резисторах и конденсаторах, при этом анализатор 1 выполнен на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 32...34 (см. фиг. 2), а RC-элементы 23...29 выполнены по одинаковой схеме на двух резисторах 35, 36 и конденсаторе 37 (см. фиг. 3). Резистор на выходе указанных RC-элементов не является обязательным элементом, он нужен лишь в частных случаях, например, для защиты входов микросхем отдельных серий, включенных к выходам RC-элементов, от перегрузки по входному току. The ring counter is made on integrated circuits and discrete resistors and capacitors, while the analyzer 1 is made on the elements EXCLUSIVE OR 32 ... 34 (see Fig. 2), and the RC elements 23 ... 29 are made in the same way on two resistors 35, 36 and capacitor 37 (see FIG. 3). The resistor at the output of these RC elements is not a mandatory element, it is needed only in special cases, for example, to protect the inputs of microchips of certain series connected to the outputs of the RC elements from overload on the input current.

Информация о состояниях кольцевого счетчика может быть снята с выходов мажоритарных элементов 10...14 или (если длинные фронты и срезы сигналов допустимы для нагрузок) с выходов RC-элементов 24...28. Элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарный элемент 15 и RC-элемент 29 составляют дополнительный неинформационный разряд кольцевого счетчика, который используется для организации записи информации в первый разряд счетчика после заполнения всех разрядов единицами или нулями. Information on the states of the ring counter can be removed from the outputs of the majority elements 10 ... 14 or (if long edges and signal cuts are permissible for loads) from the outputs of the RC elements 24 ... 28. Element 8 EXCLUSIVE OR, majority element 15 and RC element 29 constitute an additional non-information digit of the ring counter, which is used to organize the recording of information in the first digit of the counter after filling all digits with ones or zeros.

Построение кольцевого счетчика с количеством информационных разрядов больше, чем показано на фиг. 1, осуществляется путем увеличения количества элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарных элементов и RC-элементов в соответствующих группах и количества входов анализатора 1. При этом количество элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входящих в анализатор 1, увеличивается на число, равное количеству добавляемых к счетчику разрядов, а общее количество его входов всегда на единицу меньше количества информационных разрядов счетчика. The construction of a ring counter with the number of information bits is greater than that shown in FIG. 1, is carried out by increasing the number of EXCLUSIVE OR elements, majority elements and RC elements in the corresponding groups and the number of inputs of analyzer 1. In this case, the number of EXCLUSIVE OR elements included in analyzer 1 is increased by a number equal to the number of bits added to the counter, and the total the number of its inputs is always one less than the number of information bits of the counter.

Работает кольцевой счетчик следующим образом. The ring counter works as follows.

Перед работой счетчик устанавливается в исходное нулевое состояние подачей по шине 31 сброса импульсного сигнала с уровнем логической "1" (здесь и далее в тексте уровни сигналов соответствуют счетчику, реализованному на базе микросхем с положительной логикой). При этом в течение длительности импульса сброса на выходах элементов 18, 19, 20 ИЛИ-НE поддерживаются уровни логического "0", следовательно, на выходах элементов 3...7 ИСКЛЮЧАЮЩЕЕ ИЛИ также будут поддерживаться уровни логического "0". При наличии на двух входах сигналов с уровнем логического "0" на выходе мажоритарного элемента 10 поддерживается уровень логического "0", поэтому начинается разряд конденсатора RC-элемента 24 (если он до этого был в заряженном состоянии) через малое выходное сопротивление мажоритарного элемента 10. Следует отметить, что постоянная времени RC-элементов 24...29 (23) выбрана таким образом, чтобы в течение импульсов (в интервале между импульсами) на любом из управляющих входов счетчика - на шине 31 сброса или входной шине 30 - конденсаторы указанных RC-элементов успели разрядиться до уровня логического "0" или зарядиться до уровня логической "1". Before operation, the counter is set to the initial zero state by applying a pulse signal reset bus 31 with the logic level “1” (hereinafter in the text, the signal levels correspond to the counter implemented on the basis of microcircuits with positive logic). Moreover, during the duration of the reset pulse at the outputs of the elements 18, 19, 20 OR-NE the logic levels are “0”, therefore, at the outputs of the elements 3 ... 7 EXCLUSIVE OR the levels of the logic “0” will also be supported. If there are signals at two inputs with a logic level “0” at the output of the majority element 10, the logic level is “0”, therefore, the discharge of the capacitor of the RC element 24 (if it was previously charged) begins through the low output resistance of the majority element 10. It should be noted that the time constant of the RC elements 24 ... 29 (23) is selected in such a way that during the pulses (in the interval between pulses) at any of the control inputs of the counter - on the reset bus 31 or the input bus 30 - capacitors of the indicated RC -element s had drained to the level logic "0" level or charged to a logical "1".

После разряда конденсатора RC-элемента 24 уровень логического "0" поступает и на третий вход мажоритарного элемента 10, надежно фиксируя уровень логического "0" на выходе последнего. After the discharge of the capacitor of the RC element 24, the logic level “0” is also supplied to the third input of the majority element 10, reliably fixing the level of the logic “0” at the output of the latter.

Сигнал с уровнем логического "0" с выхода мажоритарного элемента 10 поступает на второй вход элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ и на первый вход мажоритарного элемента 11, в результате на выходе последнего до окончания импульса сброса поддерживается уровень логического "0", что приводит к разряду конденсатора RC-элемента 25 (если он до этого был в заряженном состоянии). Аналогично и последовательно происходит появление уровней логического "0" на выходах мажоритарных элементов 12...14 и разряд конденсаторов RC-элементов 26...28. В результате до окончания импульса сброса конденсаторы RC-элементов 24. ..28 успевают разрядится, то есть в информационные разряды счетчика оказывается "записанным" код (00000) исходного нулевого состояния счетчика. A signal with a logic level “0” from the output of the majority element 10 is fed to the second input of the element 4 EXCLUSIVE OR and to the first input of the majority element 11, as a result, the logic level “0” is maintained at the output of the last until the end of the reset pulse, which leads to the discharge of the RC capacitor -element 25 (if it was previously in a charged state). Similarly and sequentially, the appearance of logical “0” levels at the outputs of the majority elements 12 ... 14 and the discharge of the capacitors of the RC elements 26 ... 28 occur. As a result, before the end of the reset pulse, the capacitors of the RC elements 24. ..28 have time to discharge, that is, the code (00000) of the initial zero state of the counter is "recorded" in the information bits of the counter.

Установка в исходное нулевое состояние вспомогательного разряда счетчика, включающего в себя элемент 8 ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарный элемент 15 и RC-элемснт 29, производится после окончания импульса сброса и происходит это следующим образом. The initial discharge of the auxiliary discharge of the counter, which includes the element 8 EXCLUSIVE OR, the majority element 15 and the RC element 29, is made after the end of the reset pulse and this is as follows.

В тот момент, когда с шины 31 сброса снимается импульс сброса (как и в любое время при отсутствии счетных импульсов), на входной шине 30 присутствует уровень логического "0", который "дежурит" на первом входе элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ, на второй вход которого и на первый вход мажоритарного элемента 14 еще до окончания импульса сброса с выхода мажоритарного элемента 14 поступает уровень логического "0". В результате на выходе элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0", к двум входам мажоритарного элемента 15 оказываются приложенными уровни логического "0", который будет поддерживаться и на его выходе. При этом начинается разряд конденсатора RC-элемента 29 (если он был в заряженном состоянии), который должен завершиться до поступления счетных импульсов по входной шине 30. At the moment when the reset pulse is removed from the reset bus 31 (as at any time in the absence of counting pulses), the input bus 30 has a logic level of “0”, which is “on duty” at the first input of element 8 EXCLUSIVE OR, at the second input which at the first input of the majority element 14 even before the end of the reset pulse from the output of the majority element 14 receives a logical level of "0". As a result, at the output of element 8 EXCLUSIVE OR a logic level of “0” is set, the levels of logical “0” are applied to the two inputs of the majority element 15, which will be maintained at its output. This starts the discharge of the capacitor of the RC element 29 (if it was in a charged state), which must be completed before the arrival of the counting pulses on the input bus 30.

В течение длительности импульса сброса после разряда конденсаторов RC-элементов 24. . .28 происходит разряд конденсатора RC-элемента 23: с выхода анализатора 1 уровень логического "0" поступает на первый вход мажоритарного элемента 9 и на второй вход элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ (на первом входе которого в это время имеется уровень логического "0"), с выхода которого сигнал с уровнем логическою "0" поступает на второй вход мажоритарного элемента 9, на выходе которого устанавливается уровень логического "0", что приводит к разряду конденсатора RC-элемента 23 (если он был в заряженном состоянии). Следует отметить, что разряд этого конденсатора завершается до окончания импульса сброса, но может, в принципе, продолжаться и после окончания импульса сброса, так как на выходе мажоритарного элемента 9 уровень логического "0" поддерживается и после снятия импульса сброса. Необходимо только, чтобы процесс разряда завершился до поступления счетных импульсов (до поступления очередного счетного импульса, когда счетчик работает в режиме счета). During the duration of the reset pulse after the discharge of the capacitors of the RC elements 24.. .28 the capacitor of the RC element 23 is discharged: from the output of the analyzer 1, the logic level “0” goes to the first input of the majority element 9 and to the second input of the element 2 EXCLUSIVE OR (at the first input of which there is a logic level “0” at that time), from the output of which a signal with a logic level of "0" goes to the second input of the majority element 9, the output of which sets the level of logic "0", which leads to the discharge of the capacitor of the RC element 23 (if it was in a charged state). It should be noted that the discharge of this capacitor is completed before the end of the reset pulse, but can, in principle, continue after the end of the reset pulse, since at the output of the majority element 9, the logic level “0” is maintained even after the reset pulse is removed. It is only necessary that the discharge process be completed before the arrival of counting pulses (before the arrival of the next counting pulse, when the counter is in counting mode).

После окончания импульса сброса на входной шине 30, на шине 31 сброса, на выходе анализатора 1, на выходах элементов 2...8 ИСКЛЮЧАЮЩЕЕ ИЛИ, мажоритарных элементов 9. ..15 и элементов 21, 22 ИЛИ-НЕ поддерживаются уровни логического "0", на выходах инверторов 16, 17 и элементов 18...20 ИЛИ-НЕ - уровни логической "1", конденсаторы RC-элементов 23...29 разряжены. Такое исходное (нулевое) состояние счетчика сохраняется до подачи счетных импульсов по входной шине 30. After the end of the reset pulse on the input bus 30, on the reset bus 31, at the output of the analyzer 1, at the outputs of elements 2 ... 8 EXCLUSIVE OR, majority elements 9. ..15 and elements 21, 22 OR NOT supported logical levels "0 ", at the outputs of inverters 16, 17 and elements 18 ... 20 OR NOT - logical levels" 1 ", the capacitors of the RC elements 23 ... 29 are discharged. This initial (zero) state of the counter is maintained until the supply of counting pulses through the input bus 30.

При поступлении по входной шине 30 первого счетного импульса (с уровнем логической "1") на выходе инвертора 17 устанавливается уровень логического "0", а на выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ - уровень логической "1", который поступает на второй вход мажоритарного элемента 9. Однако при этом на выходе мажоритарного элемента 9 уровень логического "0" (результат анализа предыдущего исходного состояния разрядов счетчика) сохраняется в течение всего счетного импульса (см. ниже). Следовательно, на первом входе элемента 21 ИЛИ-НЕ будет уровень логического "0", на выходе инвертора 16 - уровень логической "1". При этом на выходе элемента 21 ИЛИ-НЕ появляется уровень логической "1", на выходе элемента 19 ИЛИ-НЕ - уровень логического "0", на выходе элемента 22 ИЛИ-НЕ сохраняется уровень логического "0", на выходах элементов 18, 20 ИЛИ-НЕ - уровень логической "1". При указанной комбинации сигналов на выходах элементов 18...20 ИЛИ-НЕ на выходе элемента 3 ИСКЛЮЧАЮЩЕЕ ИЛИ и на выходе мажоритарного элемента 10 устанавливается уровень логической "1", начинается заряд конденсатора RC-элемента 24, а после его заряда уровень логической "1" поступает и на третий вход мажоритарного элемента 10, надежно фиксируя на его выходе уровень логической "1". Уровни сигналов (уровни логического "0") на выходах мажоритарных элементов 9...11 остаются неизменными. Например, при поступлении уровня логической "1" с выхода мажоритарного элемента 10 на первый вход мажоритарного элемента 11 на второй вход последнего одновременно с выхода элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ поступает уровень логического "0", а поскольку на третьем входе мажоритарного элемента 11 в это время поддерживается уровень логического "0" с выхода RC-элемента 25, то уровень логического "0" на выходе мажоритарного элемента 11 сохраняется. На выходах мажоритарных элементов 12, 14 и 13, 15 уровень логического "0" сохраняется по той причине, что у первых двух на всех их входах имеются уровни логического "0", а у третьего и четвертого уровни логического "0" имеются на их первых и третьих входах. When received on the input bus 30 of the first counting pulse (with a logic level of "1") at the output of the inverter 17, the logic level is set to "0", and at the output of element 2 EXCLUSIVE OR is the logic level "1", which is fed to the second input of the majority element 9 However, at the same time, at the output of the majority element 9, the logic level “0” (the result of the analysis of the previous initial state of the counter bits) is maintained during the entire counting pulse (see below). Therefore, at the first input of element 21, OR will NOT be a logical level of "0", at the output of the inverter 16 - a level of logical "1". At the same time, at the output of element 21, the logical level “1” appears, at the output of element 19, or NOT, the level of logical “0”, at the output of element 22, the level of logical “0” is saved OR, at the outputs of elements 18, 20 OR NOT - logical level "1". With the indicated combination of signals at the outputs of the elements 18 ... 20 OR NOT at the output of the element 3 EXCLUSIVE OR and at the output of the majority element 10, the logic level is set to "1", the capacitor of the RC element 24 starts charging, and after its charge the logic level is "1 "arrives at the third input of the majority element 10, reliably fixing at its output the level of logical" 1 ". Signal levels (logical "0" levels) at the outputs of the majority elements 9 ... 11 remain unchanged. For example, when the logical level “1” arrives from the output of the majority element 10 to the first input of the majority element 11 to the second input of the last simultaneously from the output of element 4 EXCLUSIVE OR, the logical level is “0”, and since the third input of the majority element 11 is supported at this time if the logic level is “0” from the output of the RC element 25, then the logic level “0” at the output of the majority element 11 is saved. At the outputs of the majority elements 12, 14 and 13, 15, the logic level “0” is maintained for the reason that the first two have logic “0” levels at all their inputs, and the third and fourth logical “0” levels are at their first and third entrances.

Таким образом, при поступлении первого счетного импульса на выходах мажоритарных элементов 10... 14 информационных разрядов счетчика сразу устанавливается код (10000) нового состояния счетчика, то есть код числа 1. После заряда конденсатора RC-элемента 24 и поступления уровня логической "1" на третий вход мажоритарного элемента 10 указанный код уже целиком оказывается "записанным" в память счетчика ("запоминается" конденсаторами RC-элементов 24...28) и сохраняется неизменным на выходах мажоритарных элементов 10. ..14 вплоть до поступления следующего счетного импульса, благодаря наличию обратной связи с выходов RC-элементов 24...28 на третьи входы мажоритарных элементов 10...14 и инерционности указанных RC-элементов. Thus, when the first counting pulse arrives at the outputs of the majority elements 10 ... 14 of the information bits of the counter, the code (10000) of the new state of the counter is immediately set, that is, the code of number 1. After the capacitor of the RC element 24 is charged and the logic level is “1” to the third input of the majority element 10, the specified code is completely "written" into the counter memory ("remembered" by the capacitors of the RC elements 24 ... 28) and remains unchanged at the outputs of the majority elements 10. ..14 until the next count th pulse, due to the presence of feedback from the RC-elements 24, ... 28 outputs to the third inputs of majority elements 10 ... 14 and the inertia of said RC-elements.

Анализатор 1 постоянно анализирует состояния разрядов счетчика и при появлении кода 1000 на выходах мажоритарных элементов 10...13 (входы анализатора 1 связаны с выходами мажоритарных элементов только первых (n-1) разрядов счетчика) после поступления первого счетного импульса сразу выдает сигнал (уровень логической "1") о нечетном количестве единиц в коде. Однако этот сигнал в течение счетного импульса не приводит, как было указано выше, к изменению уровня сигнала (логического "0") на выходе мажоритарного элемента 9, поскольку поступление сигнала с уровнем логической "1" на первый вход мажоритарного элемента 9 приводит к одновременному появлению сигнала с уровнем логического "0" на его втором входе с выхода элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ. Возможные кратковременные совпадения сигналов с уровнем логической "1" на первом и втором входах мажоритарного элемента 9 при смене сигналов из-за различия задержки сигналов в логических элементах не приводят к изменению постоянного уровня сигнала на выходе мажоритарного элемента 9, поскольку в цепи обратной связи последнего имеется интегрирующий RC-элемент 23. Изложенное об особенности сохранения "постоянного" уровня сигнала на выходе мажоритарного элемента 9 при смене уровней сигналов на его входах справедливо и для мажоритарных элементов 10...15. Analyzer 1 constantly analyzes the status of the counter bits and, when the code 1000 appears at the outputs of the majority elements 10 ... 13 (the inputs of the analyzer 1 are connected to the outputs of the majority elements of only the first (n-1) bits of the counter), immediately after the receipt of the first counting pulse, the signal (level logical "1") about an odd number of units in the code. However, this signal during the counting pulse does not, as mentioned above, lead to a change in the signal level (logical "0") at the output of the majority element 9, since the arrival of a signal with the logical level "1" at the first input of the majority element 9 leads to the simultaneous appearance signal with a logic level of "0" at its second input from the output of element 2 EXCLUSIVE OR. Possible short-term coincidence of signals with logic level “1” at the first and second inputs of the majority element 9 when changing signals due to differences in the delay of the signals in the logic elements does not lead to a change in the constant signal level at the output of the majority element 9, since the latter has a feedback circuit integrating RC element 23. The above about the features of maintaining a "constant" signal level at the output of the majority element 9 when changing the signal levels at its inputs is also true for majority elements s 10 ... 15.

После окончания первого счетного импульса на выходе инвертора 17 восстанавливается исходный уровень логической "1", на выходе анализатора 1 сохраняется уровень логической "1" (сигнал о нечетном количестве единиц в коде текущего состояния счетчика), на выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ появляется уровень логической "1". При этом на первом и втором входах мажоритарного элемента 9 оказываются приложенными уровни логической "1", на его выходе появляется уровень логической "1", и начинается заряд конденсатора RC-элемента 23. После его заряда и поступления уровня логической "1" на третий вход мажоритарного элемента 9 уровень логической "1" на его выходе надежно фиксируется. Здесь следует отметить, что этот уровень сигнала на выходе мажоритарного элемента 9 сохранится до конца следующего (в данном случае - второго) счетного импульса, то есть этот мажоритарный элемент и RC-элемент 23 меняют свои состояния в интервале между счетными импульсами, и состояние выхода мажоритарного элемента 9 используется для "записи" единицы (или нуля) в следующий четный или нечетный разряд кольцевого счетчика, работающего в коде Либау-Крейга. After the end of the first counting pulse, the initial logic level “1” is restored at the output of the inverter 17, the logical level “1” is saved at the output of the analyzer 1 (a signal of an odd number of units in the code of the current state of the counter), at the output of element 2 EXCLUSIVE OR the logical level appears 1". At the same time, at the first and second inputs of the majority element 9 logic levels “1” are applied, logic level “1” appears at its output, and the capacitor of the RC element 23 starts charging. After it is charged and logic level “1” arrives at the third input majority element 9 logical level "1" at its output is reliably fixed. It should be noted here that this signal level at the output of the majority element 9 will remain until the end of the next (in this case, the second) counting pulse, that is, this majority element and the RC element 23 change their states in the interval between the counting pulses, and the state of the majority Element 9 is used to “write” a unit (or zero) to the next even or odd digit of a ring counter operating in the Liebau-Craig code.

При поступлении второго счетного импульса на выходе инвертора 17 и на выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливается уровень логического "0", на выходе мажоритарного элемента 9 сохраняется уровень логической "1". На выходе элемента 21 ИЛИ-НЕ сохраняется уровень логического "0", на выходе элемента 19 ИЛИ-НЕ - уровень логической "1", на выходе элемента 22 ИЛИ-НЕ появляется уровень логической "1", что вызывает появление уровня логического "0" на выходе элемента 20 ИЛИ-НЕ. Upon receipt of the second counting pulse at the output of the inverter 17 and at the output of the element 2 EXCLUSIVE OR, the logic level is set to “0”, the output of the majority element 9 is stored at the logical level “1”. At the output of element 21, the logic level “0” is stored at the output of the element 19, the level of logic is “1” at the output of the element 19, the logical level “1” appears at the output of element 22, which causes the appearance of the logical level “0” at the output of element 20, OR NOT.

Поскольку при поступлении второго счетного импульса уровни сигналов на выходах элементов 18 ИЛИ-НЕ и 3 ИСКЛЮЧАЮЩЕЕ ИЛИ не изменились, то уровни сигналов на входах мажоритарного элемента 10 также остаются неизменными, а на его выходе сохраняется уровень логической "1". На первый вход элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ с выхода элемента 20 ИЛИ-НЕ поступает уровень логического "0", а на второй вход - уровень логической "1" с выхода мажоритарного элемента 10. Следовательно, на выходе элемента 4 ИСКЛЮЧАЮЩЕЕ ИЛИ появляется уровень логической "1" и поступает на второй вход мажоритарного элемента 11. А поскольку на двух входах (на первом и втором) этого элемента присутствуют уровни логической "1", то на его выходе появляется уровень логической "1", который после заряда конденсатора RC-элемента 25 и поступления уровня логической "1" на третий вход мажоритарного элемента 11 надежно фиксируется, то есть единичная информация "записывается" во второй разряд счетчика. Уровень логической "1" с выхода мажоритарного элемента 11 поступает также на первый вход мажоритарного элемента 12 и на второй вход элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ. В это время на первом входе элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ присутствует уровень логической "1", поэтому на его выходе будет уровень логического "0". При наличии уровней логического "0" на двух (втором и третьем) входах мажоритарный элемент 12 сохраняет на своем выходе уровень логического "0", то есть единичная информация в третий разряд счетчика не записывается. Сохраняют на выходах уровень логического "0" и мажоритарные элементы 13, 14, 15 по той причине, что у первого в это время уровни логического "0" присутствуют на всех трех входах, а у второго и третьего - на двух входах (первом и третьем). Since upon receipt of the second counting pulse, the signal levels at the outputs of the elements 18 OR NOT 3 and the EXCLUSIVE OR did not change, the signal levels at the inputs of the majority element 10 also remain unchanged, and the logic level “1” remains at its output. At the first input of element 4, EXCLUSIVE OR, from the output of element 20, the logic level is “0” OR NOT, and at the second input, the level is logical “1” from the output of the majority element 10. Therefore, at the output of element 4, the EXCLUSIVE OR appears logical level “1 "and arrives at the second input of the majority element 11. And since there are logic 1 levels at the two inputs (first and second) of this element, the logic 1 level appears on its output, which after charging the capacitor of the RC element 25 and logical level "1" the third input of the majority element 11 is securely fixed, that is, unit information is "recorded" in the second digit of the counter. Logical level "1" from the output of the majority element 11 also goes to the first input of the majority element 12 and to the second input of the element 5 EXCLUSIVE OR. At this time, at the first input of element 5 EXCLUSIVE OR there is a logical level of "1", so at its output there will be a level of logical "0". If there are levels of logical "0" at two (second and third) inputs, the majority element 12 stores at its output a level of logical "0", that is, individual information is not recorded in the third digit of the counter. The logic level “0” and the majority elements 13, 14, 15 are saved at the outputs because the first at that time logical “0” levels are present on all three inputs, and on the second and third - on two inputs (the first and third )

Таким образом, при поступлении второго счетного импульса после заряда конденсатора RC-элемента 25 в информационные разряды счетчика оказывается "записанным" код 11000, то есть код числа 2, а вспомогательный разряд остается в нулевом состоянии. Изменение уровня сигнала (вместо логической "1" - логический "0") на выходе анализатора 1 в течение длительности второго счетного импульса (после появления уровня логической "1" на выходе мажоритарного элемента 11) не приводит, как было указано выше, к изменению уровня сигнала на выходе мажоритарного элемента 9 и не мешает "записи" единичной информации во второй разряд счетчика. После окончания второго счетного импульса на выходе мажоритарного элемента 9 устанавливается и поддерживается (до окончания следующего счетного импульса) уровень логического "0". Thus, when the second counting pulse arrives after the capacitor of the RC element 25 is charged into the information bits of the counter, the code 11000, that is, the code of the number 2, appears and the auxiliary bit remains in the zero state. A change in the signal level (instead of a logical "1" - a logical "0") at the output of the analyzer 1 during the duration of the second counting pulse (after the appearance of the level of a logical "1" at the output of the majority element 11) does not, as mentioned above, change the level signal at the output of the majority element 9 and does not interfere with the "recording" of single information in the second digit of the counter. After the end of the second counting pulse at the output of the majority element 9 is set and maintained (until the end of the next counting pulse) logical level "0".

При поступлении третьего, четвертого и пятого счетных импульсов функциональные элементы счетчика работают аналогично, при этом единичная информация "записывается" последовательно в третий, четвертый и пятый разряды счетчика. При "записи" единицы в пятый разряд счетчика после поступления пятого счетного импульса с выхода мажоритарного элемента 14 уровень логической "1" поступает на первый вход мажоритарного элемента 15 и на второй вход элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ. Так как на первом входе последнего в это время также присутствует уровень логической "1", на его выходе в течение пятого счетного импульса будет поддерживаться уровень логического "0". В результате в течение пятого счетного импульса на двух (втором и третьем) входах мажоритарного элемента 15 будут присутствовать уровни логического "0" и на его выходе сохраняется исходный уровень логического "0". После окончания пятого счетного импульса на первый вход элемента 8 ИСКЛЮЧАЮЩЕЕ ИЛИ поступает уровень логического "0", на выходе последнего появляется уровень логической "1", при этом на двух входах (первом и втором) мажоритарного элемента 15 оказываются приложенными уровни логической "1" и на его выходе появляется также уровень логической "1". Этот уровень поступает на второй вход элемента 18 ИЛИ-НЕ и на вход RC-элемента 29 и начинается заряд его конденсатора. После заряда конденсатора RC-элемента 29 и поступления уровня логической "1" на третий вход мажоритарного элемента 15 на его выходе уже имеющийся уровень логической "1" надежно фиксируется. Upon receipt of the third, fourth and fifth counting pulses, the functional elements of the counter work similarly, with unit information being "recorded" sequentially in the third, fourth and fifth digits of the counter. When the unit is “written” to the fifth digit of the counter after the fifth counting pulse arrives from the output of the majority element 14, the logic level “1” goes to the first input of the majority element 15 and to the second input of the element 8 EXCLUSIVE OR. Since the logic level “1” is also present at the first input of the latter at this time, the logic level “0” will be maintained at its output during the fifth counting pulse. As a result, during the fifth counting pulse, two (second and third) inputs of the majority element 15 will have levels of logical “0” and the initial level of logical “0” will be stored at its output. After the end of the fifth counting pulse, the logical input “0” arrives at the first input of element 8 EXCLUSIVE OR, the logical output “1” appears at the output of the last, and the logic “1” and applied logic levels 15 are applied at the two inputs (first and second) logical level “1” also appears at its output. This level goes to the second input of the element 18 OR NOT and to the input of the RC element 29 and the charge of its capacitor begins. After the capacitor of the RC element 29 is charged and the logic level “1” arrives at the third input of the majority element 15, the already existing logic level “1” is reliably fixed at its output.

Уровень логической "1", поступивший на второй вход элемента 18 ИЛИ-НЕ, поддерживает на выходе последнего, а также на первом входе мажоритарного элемента 10 и на втором входе элемента 3 ИСКЛЮЧАЮЩЕЕ ИЛИ уровни логического "0". Logical level "1", received at the second input of element 18 OR NOT, supports the output of the latter, as well as at the first input of the majority element 10 and at the second input of element 3 EXCLUSIVE OR levels of logical "0".

Уровень логического "0", установившийся на выходе мажоритарного элемента 9 после окончания четвертого счетного импульса сохраняется не только в течение пятого счетного импульса, но и после его окончания, так как анализатор 1 анализирует состояния только первых (n-1) четных информационных разрядов (в нашем случае - четырех) счетчика. Поэтому при поступлении шестого счетного импульса уровень логического "0" (разрешение на "запись" информации) опять поступает с выхода элемента 19 ИЛИ-НЕ на входы нечетных разрядов счетчика. При этом на выходе элемента 3 ИСКЛЮЧАЮЩЕЕ ИЛИ появляется уровень логического "0", следовательно, на двух входах (первом и втором) мажоритарного элемента 10 оказывается уровень логического "0", что приводит к появлению уровня логического "0" на его выходе. В результате конденсатор RC-элемента начинает разряжаться, этот процесс завершается до окончания шестого счетного импульса, при этом поступающий на третий вход мажоритарного элемента 10 уровень логического "0" надежно фиксирует на его выходе уже имеющийся уровень логического "0". Уровни сигналов на выходах мажоритарных элементов 11.. . 15, то есть состояния остальных разрядов счетчика остаются в течение шестого счетного импульса без изменения. The logic level “0” established at the output of the majority element 9 after the end of the fourth counting pulse is saved not only during the fifth counting pulse, but also after it ends, since analyzer 1 analyzes the states of only the first (n-1) even information bits (in in our case, four) counters. Therefore, when a sixth counting pulse arrives, the logic level “0” (permission to “record” information) again comes from the output of element 19 OR NOT to the inputs of the odd bits of the counter. At the same time, at the output of element 3 EXCLUSIVE OR, a logic level of “0” appears, therefore, at two inputs (first and second) of the majority element 10 there is a level of logic “0”, which leads to the appearance of a level of logical “0” at its output. As a result, the capacitor of the RC element begins to discharge, this process ends before the end of the sixth counting pulse, while the logical "0" level entering the third input of the majority element 10 reliably fixes the existing logical "0" level at its output. Signal levels at the outputs of the majority elements 11 ... 15, that is, the states of the remaining bits of the counter remain unchanged during the sixth counting pulse.

Таким образом, при поступлении шестого счетного импульса счетчик принимает состояние 01111, соответствующее числу 6. Thus, when the sixth counting pulse arrives, the counter takes state 01111, corresponding to the number 6.

При поступлении седьмого - десятого счетных импульсов нулевая информация последовательно "записывается" во второй - пятый информационные разряды счетчика, а в интервале между десятым и одиннадцатым счетными импульсами нулевая информация "записывается" и во вспомогательный разряд счетчика, то есть он возвращается в исходное нулевое состояние. При поступлении последующих счетных импульсов описанный выше цикл работы счетчика повторяется. Upon receipt of the seventh to tenth counting pulses, zero information is sequentially "recorded" in the second to fifth information bits of the counter, and in the interval between the tenth and eleventh counting pulses, zero information is also recorded in the auxiliary digit of the counter, that is, it returns to its initial zero state. Upon receipt of subsequent counting pulses, the counter operation cycle described above is repeated.

Таким образом, при поступлении счетных импульсов заявляемый кольцевой счетчик, как и прототип, сначала постепенно заполняется единицами, а затем (после "записи" единицы в последний информационный разряд) - нулями, то есть изменение его состояний происходит в соответствии с однопеременным кодом Либау-Крейга. При этом счетчик свое текущее состояние изменяет только в том случае, если длительность счетного импульса достаточна для "записи" единицы или нуля на конденсатор RC-элемента соответствующего разряда счетчика, а пауза между счетными импульсами достаточна для перезаписи состояния последнего информационного разряда во вспомогательный разряд и результата анализа на четность текущего состояния счетчика - на конденсатор RC-элемента 23. Здесь под "записью" понимается перезаряд конденсаторов соответствующих RC-элементов от уровня логического "0" до уровня логической "1" и наоборот. Thus, upon receipt of counting pulses, the inventive ring counter, like the prototype, is first gradually filled with units, and then (after “writing” the unit to the last information bit) with zeros, that is, its state changes in accordance with the univariate Liebau-Craig code . At the same time, the counter changes its current state only if the duration of the counting pulse is sufficient to "write" one or zero to the capacitor of the RC element of the corresponding discharge of the counter, and the pause between the counting pulses is sufficient to overwrite the state of the last information bit in the auxiliary bit and the result analysis of the parity of the current state of the counter - on the capacitor of the RC element 23. Here, “recording" refers to the recharge of the capacitors of the corresponding RC elements from the logic level "0" on the level of logic "1" and vice versa.

Необходимо отметить, что при наличии сигнала на шине 31 сброса счетчик не реагирует на счетные импульсы на входной шине 30, то есть шина 31 сброса обладает, как и у прототипа, приоритетом перед входной шиной 30. It should be noted that if there is a signal on the reset bus 31, the counter does not respond to the counting pulses on the input bus 30, that is, the reset bus 31 has, as in the prototype, priority over the input bus 30.

Из описания работы видно, что заявляемый кольцевой счетчик обладает всеми функциональными возможностями прототипа, но при этом имеет более простую схему (меньшее количество функциональных логических элементов и более простую топологию из-за меньшего количества связей между функциональными элементами). В таблице приведены сравнительные данные по затратам на реализацию прототипа и заявляемого счетчика при одинаковых количествах разрядов (n) на базе микросхем серии 564 и дискретных RC-элементов (затраты микросхем даны в корпусах). From the description of the work it is clear that the inventive ring counter has all the functionality of the prototype, but it has a simpler circuit (fewer functional logic elements and a simpler topology due to fewer connections between functional elements). The table shows comparative data on the costs of implementing the prototype and the inventive counter for the same number of bits (n) based on 564 series microcircuits and discrete RC elements (the cost of microcircuits is given in the cases).

Из данных приведенной таблицы видно, что при одинаковых (нечетных) количествах разрядов заявляемый кольцевой счетчик имеет, даже без учета упрощения топологии, заметное преимущество - реализуется при меньшем количестве (на 27...32,6%) корпусов микросхем. It can be seen from the data in the table that for the same (odd) number of discharges, the inventive ring counter has, even without taking into account the simplification of the topology, a significant advantage - it is realized with a smaller number (by 27 ... 32.6%) of microcircuit cases.

Указанное упрощение заявляемого помехоустойчивого кольцевого счетчика по сравнению с прототипом при нечетном количестве разрядов достигнуто путем изменения алгоритма его работы за счет использования новых функциональных элементов (мажоритарных элементов и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ). Изменение алгоритма работы при этом заключается в том, что в заявляемом счетчике при изменении текущего состояния счетчика после поступления очередного счетного импульса участвуют не все четные или нечетные разряды счетчика одновременно (перезапись или подтверждение состояния разрядов), а только один конкретно выбранный разряд, у остальных разрядов их состояния поддерживаются с помощью соответствующих RC-элементов, мажоритарных элементов и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. The indicated simplification of the inventive noise-resistant ring counter in comparison with the prototype with an odd number of discharges was achieved by changing the algorithm of its operation through the use of new functional elements (majority elements and EXCLUSIVE OR elements). The change in the operation algorithm in this case consists in the fact that in the inventive counter when changing the current state of the counter after the arrival of the next counting pulse, not all even or odd bits of the counter are simultaneously involved (overwriting or confirming the status of the bits), but only one specifically selected bit, for the remaining bits their states are maintained using the corresponding RC elements, majority elements, and EXCLUSIVE OR elements.

В целях подтверждения осуществимости заявляемого объекта и достигнутого технического результата был собран и испытан в нормальных условиях макет заявляемого помехоустойчивого кольцевого счетчика в пятиразрядном варианте (см. фиг. 1). Макет был реализован на микросхемах серии 564, резисторах C2-33H и конденсаторах K 10-17. Сопротивления резисторов всех RC-элементов 23...29 были равны 100 кОм±5%, а емкости конденсаторов - 360 пф±10%, то есть номинальное значение постоянной времени указанных интегрирующих RC-элементов было равно 36 мкс. In order to confirm the feasibility of the claimed object and the achieved technical result, a mock-up of the inventive noise-resistant ring counter in a five-digit version was assembled and tested under normal conditions (see Fig. 1). The layout was implemented on 564 series chips, C2-33H resistors, and K 10-17 capacitors. The resistance of the resistors of all RC elements 23 ... 29 was 100 kΩ ± 5%, and the capacitance of the capacitors was 360 pF ± 10%, that is, the nominal value of the time constant of these integrating RC elements was 36 μs.

Испытания макета проводились в двух режимах работы счетчика - в режиме сброса и в режиме счета импульсов. При испытаниях счетчик сохранял свое текущее состояние при длительности импульсов на любой из шин управления (входной 30 и сброса 31) менее 25 мкс и четко функционировал в каждом из двух указанных режимов работы при длительности импульсов более 32 мкс. The layout tests were carried out in two modes of operation of the counter - in the reset mode and in the pulse counting mode. During testing, the counter maintained its current state when the pulse duration on any of the control buses (input 30 and reset 31) was less than 25 μs and clearly functioned in each of the two specified operating modes with pulse durations exceeding 32 μs.

Проведенные испытания макета показали работоспособность заявляемого кольцевого счетчика и подтвердили его практическую ценность. The tests of the layout showed the efficiency of the inventive ring counter and confirmed its practical value.

Claims

An interference-resistant ring counter containing five OR-NOT elements, two inverters, an RC recording element, a counter status analyzer, a group of (n + 1) RC recording elements, where n is an odd number equal to the number of information bits of the counter, the input bus and a reset bus connected to the first inputs of the first, second and third elements OR NOT, the second inputs of the second and third elements OR NOT connected respectively to the outputs of the fourth and fifth elements OR NOT, the first input of the fourth element OR NOT connected to RC inputs -element that record and the first inverter, the output of which is connected to the first input of the fifth OR-NOT element, the second inputs of the fourth and fifth OR-NOT elements are combined, the inputs of the counter status analyzer are connected to the inputs of the first (n-1) RC recording elements from the RC group -recording elements, characterized in that an EXCLUSIVE OR element, a majority element, a group of (n + 1) EXCLUSIVE OR elements and a group of (n + 1) majority elements are introduced into it, and the input bus is connected through the second inverter to the second input of the fifth element OR NOT and nepo only with the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the counter status analyzer and the first input of the majority element, the second, third inputs and output of which are connected respectively to the output of the EXCLUSIVE OR element, with the output and input of the RC recording element, the first inputs of odd elements EXCLUSIVE OR from the group of elements EXCLUSIVE OR are connected to the output of the second element OR-NOT, the first inputs of even elements of EXCLUSIVE OR, except for the (n + 1) th, from the group of elements EXCLUSIVE OR with are dined with the output of the third OR-NOT element, the first input of the (n + 1) -th EXCLUSIVE OR element from the EXCLUSIVE OR group of elements is connected to the input bus, the second input and the output of each of the EXCLUSIVE OR elements from the EXCLUSIVE OR group of elements is connected to the first and second inputs of the corresponding majority element from the group of majority elements, the third input and output of each majority element from the group of majority elements are connected respectively to the output and input of the corresponding RC element of the record from the group of RC elements recording, the output of each majority element, except for the (n + 1) th, from the group of majority elements is connected to the second input of the subsequent element EXCLUSIVE OR from the group of elements EXCLUSIVE OR, the output of the (n + 1) -th majority element from the group of majority elements is connected with the second input of the first element OR NOT, the output of which is connected to the second input of the first element EXCLUSIVE OR from the group of elements EXCLUSIVE OR.