RU2099889C1

RU2099889C1 - Device for controlling data transmission over radio channel

Info

Publication number: RU2099889C1
Application number: RU95100257A
Authority: RU
Inventors: Г.В. Шарко; С.В. Труфанов; В.И. Нехорошкин; Т.Ю. Журавлева; Р.В. Стульбо
Original assignee: Военная академия связи
Priority date: 1995-01-10
Filing date: 1995-01-10
Publication date: 1997-12-20
Also published as: RU95100257A

Abstract

FIELD: computer engineering; data transmission networks of computer-aided control systems. SUBSTANCE: device has synchronizer 1, AND gates 2,4,17,18, flip- flops 3,16, pulse shaper 5, analysis interval generator 6, input stream intensity identifying unit 7, comparison unit 8, OR gates 9,12,14, decoder 10, address identifying units 11₁÷11_N, switching unit 13, address separation unit 14, delay element 19. With such network, input stream intensity is analyzed in preceding and current analysis intervals; intervals and results of this analysis and analysis of sender subscriber addresses are used to make decision if addresser is available or not. EFFECT: provision for operation in incompletely coupled multiple access channel having rapidly varying dynamic structure. 5 dwg

Description

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному радиоканалу, имеющему динамическую неполносвязнную структуру. The invention relates to computer technology and can be used in switching nodes of messages (packets) of a data transmission network (PD network) of an automated control system (ACS) when controlling data transmission over a broadcast multi-point radio channel having a dynamic non-connected structure.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР N 1162058, кл. H 04 L 7/00, 1985), содержащее последовательно соединенные синхронизатор и первый элемент И, а также элемент задержки, элемент ИЛИ и последовательно соединенные счетчик и триггер цикла передачи, последовательно соединенные генератор случайных чисел, блок сравнения и триггер разрешения передачи, а также последовательно соединенные второй элемент И и формирователь импульсов, что позволяет увеличить степень использования пропускной способности канала. Однако данное устройство обладает недостаточной скоростью передачи по радиоканалу. A device for controlling data transmission over a radio channel (AS USSR N 1162058, class H 04 L 7/00, 1985), comprising a synchronizer and a first element And connected in series, as well as a delay element, an OR element and a counter connected in series and a transmission cycle trigger, a random number generator connected in series, a comparison unit and a transmission enable trigger, as well as a second AND element and a pulse shaper connected in series, which makes it possible to increase the utilization of the channel capacity. However, this device has an insufficient transmission rate over the air.

Наиболее близким по технической сущности и выполняемым функциям к заявленному является устройство для управления передачей данных по радиоканалу (А.С. СССР N 1319298, кл. H 04 L 7/00, 1990), содержащее генератор случайных чисел и синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки, причем выход синхронизатора связан с первым входом первого элемента И и вторым входом второго элемента И, вход запроса передачи является третьим входом второго элемента И и связан с первым входом триггера разрешения передачи, выход которого связан со вторым входом элемента ИЛИ, входом элемента задержки и является выходом разрешения передачи, выход элемента задержки подключен к четвертому входу первого элемента И, третий вход которого связан с выходом триггера цикла передачи и первым входом второго элемента И, выход второго элемента И связан со входом формирователя импульсов и входом генератора случайных чисел, выход которого соединен с первым входом блока сравнения, второй вход которого подключен к первому выходу счетчика, выход формирователя импульсов связан с первым входом элемента ИЛИ, второй выход счетчика соединен со вторым входом триггера цикла передач, а вход счетчика подключен к выходу первого элемента И, выход блока сравнения подключен ко входу дополнительного формирователя импульсов, выход которого соединен со входом дополнительного элемента задержки и третьим входом элемента ИЛИ, а выход элемента ИЛИ является выходом "Включение передатчика", выход дополнительного элемента задержки связан с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с выходом четвертого элемента И и является выходом сигнала "Столкновение", причем выход третьего элемента И связан со вторым входом триггера разрешения передачи, а второй вход четвертого элемента И подключен ко второму входу первого элемента И и первому входу триггера цикла передачи и является входом "Сигнал несущей". The closest in technical essence and the functions performed to the claimed one is a device for controlling data transmission over a radio channel (AS USSR N 1319298, class H 04 L 7/00, 1990), containing a random number generator and a synchronizer, the first, second, third and fourth AND elements, counter, comparison unit, trigger of a transmission cycle, trigger of transmission enable, two pulse shapers, OR element, two delay elements, the synchronizer output being connected to the first input of the first AND element and the second input of the second AND element, the request dacha is the third input of the second AND element and is connected to the first input of the trigger of the transmission permission, the output of which is connected to the second input of the OR element, the input of the delay element and is the output of the transmission permission, the output of the delay element is connected to the fourth input of the first AND element, the third input of which is connected with the output of the trigger of the transmission cycle and the first input of the second element And, the output of the second element And is connected to the input of the pulse shaper and the input of the random number generator, the output of which is connected to the first input of the block equation, the second input of which is connected to the first output of the counter, the output of the pulse shaper is connected to the first input of the OR element, the second output of the counter is connected to the second input of the trigger of the gear cycle, and the input of the counter is connected to the output of the first element And, the output of the comparison unit is connected to the input of the additional shaper pulses, the output of which is connected to the input of the additional delay element and the third input of the OR element, and the output of the OR element is the "Turn on the transmitter" output, the output of the additional element is the slider is connected to the first inputs of the third and fourth elements And, the second input of the third element And is connected to the output of the fourth element And is the output of the signal "Collision", and the output of the third element And is connected to the second input of the trigger enable transmission, and the second input of the fourth element And is connected to the second input of the first And element and the first input of the trigger of the transmission cycle and is the input "Carrier signal".

При такой совокупности описанных элементов и связей достигается увеличение пропускной способности по радиоканалу. With such a combination of the described elements and links, an increase in throughput on the radio channel is achieved.

Однако устройство-прототип имеет недостаток не обеспечивает функционирования устройства в канале множественного доступа, имеющем динамическую неполносвязную структуру. However, the prototype device has the disadvantage of not ensuring the functioning of the device in a multiple access channel having a dynamic partially connected structure.

Целью изобретения является разработка устройства управления передачей данных по радиоканалу для обеспечения возможности его работы в неполносвязном канале множественного доступа, имеющем быстроменяющуюся динамическую структуру. The aim of the invention is the development of a device for controlling data transmission over a radio channel to enable its operation in a non-connected multiple access channel having a rapidly changing dynamic structure.

Поставленная цель достигается тем, что в известное устройство управления передачей данных по радиоканалу, содержащее триггер цикла передачи и триггер разрешения передачи, первый, второй, третий и четвертый элементы И, элемент ИЛИ, синхронизатор, блок сравнения, формирователь импульсов, элемент задержки, причем синхронизатор связан с первым входом первого элемента И, а его выход подключен к первому входу второго элемента И, вход "Запрос передачи" подключен к третьему входу второго элемента И и первому входу триггера разрешения передачи, второй вход которого связан с выходом третьего элемента И, а выход триггера разрешения передачи соединен со вторым входом элемента ИЛИ, выход которого является выходом "Включение передатчика", выход элемента задержки связан с первыми входами третьего и четвертого элементов И, а выход четвертого элемента И подключен ко второму входу третьего элемента И и является выходом "Столкновение", дополнительно введены блоки определения интенсивности входного потока, выделения адреса, коммутации, опознавания адреса, два элемента ИЛИ, генератор интервала анализа, дешифратор. Причем вход "Сигнал несущей" подключен одновременно к первому и второму входу триггера цикла передачи, а выход триггера цикла передачи связан со вторым входом первого элемента И, входом формирователя импульсов и вторым входом блока выделения адреса. Выход формирователя импульсов связан с первым входом блока определения интенсивности входного потока, а второй вход блока определения интенсивности входного потока подключен к выходу генератора интервалов анализа и первым входам блоков опознавания адреса. Выходы блока определения интенсивности входного потока связаны со входами блока сравнения. При этом первый и второй выходы блока сравнения подключены к первому и второму входам первого введенного элемента ИЛИ, а третий выход блока сравнения соединен с первым входом блока коммутации. Выход первого введенного элемента ИЛИ связан со вторым входом блока коммутации, а третий вход блока коммутации подключен к выходу введенного элемента ИЛИ. Четвертый вход блока коммутации соединен со входом "Запрос передачи", третьим входом второго элемента И и первым входом триггера разрешения передачи. Первый выход блока коммутации является выходом "Разрешение передачи на частоте доступа к ретранслятору", а второй выход подключен ко второму входу второго элемента И. Выход второго элемента И связан с первым входом элемента ИЛИ с входом элемента задержки, а выход триггера разрешения передачи соединен со вторым входом элемента ИЛИ, и является выходом "Разрешение передачи на частоте основного канала". Выход канала множественного доступа подключен к первому входу блока выделения адреса и второму входу четвертого элемента И, а выходы блока выделения адреса связаны с группой входов блоков опознавания адреса. Входы дешифратора являются группой входов "Код адреса устройства", а соответствующие 1-N выходов дешифратора подключены к третьим входам 1-N блоков опознавания адреса, при этом выходы 1-N блоков опознавания адреса связаны с соответствующими 1-N входами второго введенного элемента ИЛИ. This goal is achieved by the fact that in the known device for transmitting data via a radio channel, comprising a transmission cycle trigger and a transmission authorization trigger, the first, second, third and fourth AND elements, an OR element, a synchronizer, a comparison unit, a pulse shaper, a delay element, and a synchronizer connected to the first input of the first element And, and its output is connected to the first input of the second element And, the input "Transfer request" is connected to the third input of the second element And and the first input of the trigger enable transmission, W The input of which is connected to the output of the third AND element, and the output of the trigger for enabling transmission is connected to the second input of the OR element, the output of which is the "Turn on the transmitter" output, the output of the delay element is connected to the first inputs of the third and fourth AND elements, and the output of the fourth AND element is connected to the second input of the third element AND is the output "Collision", additionally introduced blocks for determining the intensity of the input stream, address allocation, switching, address recognition, two elements OR, generator interval ala analysis, decoder. Moreover, the input "Carrier signal" is connected simultaneously to the first and second input of the trigger of the transfer cycle, and the output of the trigger of the transfer cycle is connected to the second input of the first element And, the input of the pulse former and the second input of the address allocation unit. The output of the pulse shaper is connected to the first input of the input flow rate determination unit, and the second input of the input flow rate determination unit is connected to the output of the analysis interval generator and the first inputs of the address recognition units. The outputs of the unit for determining the intensity of the input stream are connected to the inputs of the comparison unit. In this case, the first and second outputs of the comparison unit are connected to the first and second inputs of the first input OR element, and the third output of the comparison unit is connected to the first input of the switching unit. The output of the first input OR element is connected to the second input of the switching unit, and the third input of the switching unit is connected to the output of the input OR element. The fourth input of the switching unit is connected to the input "Request transmission", the third input of the second element And and the first input of the trigger enable transmission. The first output of the switching unit is the output "Permission of transmission at the frequency of access to the repeater", and the second output is connected to the second input of the second element I. The output of the second element AND is connected to the first input of the OR element with the input of the delay element, and the output of the trigger to enable transmission is connected to the second the input of the OR element, and is the output "Resolution of the transmission on the frequency of the main channel." The output of the multiple access channel is connected to the first input of the address allocation block and the second input of the fourth AND element, and the outputs of the address allocation block are connected to the group of inputs of the address recognition blocks. The decoder inputs are a group of inputs "Device Address Code", and the corresponding 1-N outputs of the decoder are connected to the third inputs of 1-N address recognition blocks, while the outputs of 1-N address recognition blocks are connected to the corresponding 1-N inputs of the second OR element entered.

При такой совокупности существенных признаков достигается то, что на основании анализа интенсивности входного потока сообщений, адресов абонентов-отправителей, выделенных из заголовков сообщений в предыдущем и текущем интервалах анализа, принимается решение о доступности (или недоступности) адресата. А на основании этого решения абонент осуществляют передачу сообщения либо в основной полосе частот канала, либо осуществит обмен данными на частоте доступа к ретранслятору соответственно, тем самым повышая интенсивность использования пропускной способности канала множественного доступа, и обеспечивая эффективную работу в канале, имеющем динамическую неполносвязную структуру. With this combination of essential features, it is achieved that, based on an analysis of the intensity of the input message stream, the addresses of the sender subscribers, selected from the message headers in the previous and current analysis intervals, a decision is made on the availability (or inaccessibility) of the addressee. And on the basis of this decision, the subscriber transmits a message either in the main frequency band of the channel, or exchanges data at the access frequency of the repeater, respectively, thereby increasing the intensity of using the bandwidth of the multiple access channel, and ensuring efficient operation in the channel having a dynamic non-connected structure.

На фиг. 1 показана функциональная схема устройства управления передачей данных по радиоканалу; на фиг. 2 схема блока определения интенсивного входного потока; на фиг. 3 схема блока опознавания адреса; на фиг. 4 - функциональная схема блока выделения адреса; на фиг. 5 схема блока коммутации. In FIG. 1 shows a functional diagram of a radio data transmission control device; in FIG. 2 diagram of a unit for determining an intensive input stream; in FIG. 3 diagram of the address recognition unit; in FIG. 4 is a functional diagram of an address allocation unit; in FIG. 5 diagram of the switching unit.

Заявленное устройство управления передачей данных по радиоканалу, показанное на фиг. 1, состоит из: синхронизатора 1, первого элемента И 2, триггера цикла передачи 3, второго элемента И 4, формирователя импульсов 5, генератора интервалов анализа 6, блока определения интенсивности входного потока 7, блока сравнения 8, первого элемента ИЛИ 9, дешифратора 10, N блоков опознавания адреса 11₁-11_N, второго элемента ИЛИ 12, блока коммутации 13, блока выделения адреса 14, третьего элемента ИЛИ 15, триггера разрешения передачи 16, третьего элемента И 17, четвертого элемента И 18, элемента задержки 19. Причем, вход "Сигнал несущей" 20 является первым и вторым входом триггера цикла передачи 3. Выход триггера цикла передачи 3 связан со вторым входом первого элемента И 2, формирователем импульсов 5 и вторым входом 142 блока выделения адреса 14. При этом первый вход первого элемента И 2 соединен с выходом синхронизатора 1, а выход первого элемента И 2 подключен к первому входу второго элемента И 4. Второй вход второго элемента И 4 связан со вторым 136 выходом блока коммутации 13, а его третий вход соединен с первым входом триггера разрешения передачи 16, четвертым входом 134 блока коммутации 13 и является входом "Запрос передачи" 22. Выход второго элемента И 4 связан с первым входом третьего элемента ИЛИ 15 и входом элемента задержки 19. Выход элемента задержки 19 соединен с первым входом третьего 17 и первым входом четвертого 18 элементов И, причем выход четвертого элемента И 18 подключен ко второму входу третьего элемента И 17, и является выходом "Столкновение". Выход третьего элемента И 17 связан со вторым входом триггера разрешения передачи 16. Выход триггера разрешения передачи 16 подключен ко второму входу третьего элемента ИЛИ 15 и является выходом "Разрешение передачи в полосе основного канала" 25. Выход третьего элемента ИЛИ 15 является выходом "Включение передатчика" 26. Первый вход 141 блока выделения адреса 14 соединен со вторым входом четвертого элемента И 18 и является выходом канала множественного доступа 21. Выход формирователя импульсов 5 связан с первым 71 входом блока определения интенсивности входного потока 7, а второй вход 72 блока определения интенсивности входного потока 7 подключен к E₁-E_N первым входам блоков опознавания адреса 11₁-11_N и выходу генератора интервалов анализа 6. Выходы С₁-С_N блока определения интенсивности входного потока 7 подключены к соответствующим входам блока сравнения 8. Причем первый 81 и второй 82 выходы блока сравнения 8 связаны с первым и вторым входом первого элемента ИЛИ 9, а выход первого элемента ИЛИ 9 соединен со вторым 132 входом блока коммутации 13. Третий выход 83 блока сравнения 8 подключен к первому входу 131 блока коммутации 13. Третий 133 вход блока коммутации 13 соединен с выходом второго элемента ИЛИ 12, а первый выход 135 блока коммутации 13 является выходом "Разрешение передачи на частоте доступа к ретранслятору" 24. Группа входов S₁-S_N "Код адреса" 23 является входами дешифратора 10, причем выходы L₁-L_N дешифратора 10 подключены к соответствующим R₁-R_N третьим входам N блоков опознавания адреса 11₁-11_N. Группа F₁-F_N вторых входов N блоков опознавания адреса 11₁-11_N соединена с K₁-K_N группой выходов блока выделения адреса 14, а выходы D₁-D_N блоков опознавания адреса 11₁-11_N соединены с соответствующими входами второго элемента ИЛИ 12.The claimed radio data transmission control device shown in FIG. 1, consists of: a synchronizer 1, a first element And 2, a trigger of a transmission cycle 3, a second element And 4, a pulse shaper 5, an interval generator analysis 6, a unit for determining the intensity of the input stream 7, a comparison unit 8, the first element OR 9, the decoder 10 , N address recognition blocks 11 ₁ -11 _N , second OR element 12, switching unit 13, address allocation unit 14, third OR element 15, transmission enable trigger 16, third AND element 17, fourth AND element 18, delay element 19. Moreover , Carrier Signal input 20 is first and second the input of the trigger of the transmission cycle 3. The output of the trigger of the transmission cycle 3 is connected with the second input of the first element And 2, the pulse shaper 5 and the second input 142 of the block allocation address 14. In this case, the first input of the first element And 2 is connected to the output of the synchronizer 1, and the output of the first element And 2 is connected to the first input of the second element And 4. The second input of the second element And 4 is connected to the second 136 output of the switching unit 13, and its third input is connected to the first input of the trigger enable transmission 16, the fourth input 134 of the switching unit 13 and is the input “Transfer request” 22. The output of the second AND 4 element is connected to the first input of the third OR element 15 and the input of the delay element 19. The output of the delay element 19 is connected to the first input of the third 17 and the first input of the fourth 18 AND elements, and the output of the fourth And 18 element to the second input of the third element And 17, and is the output of "Collision". The output of the third AND gate 17 is connected to the second input of the transmit enable trigger 16. The output of the TX enable trigger 16 is connected to the second input of the third OR element 15 and is the output “Transmission resolution in the main channel band” 25. The output of the third OR gate 15 is the “Turn on the transmitter” output "26. The first input 141 of the address allocation unit 14 is connected to the second input of the fourth AND element 18 and is the output of the multiple access channel 21. The output of the pulse shaper 5 is connected to the first 71 input of the intensity determination unit and input 7 and a second input of 72 input determination unit 7 is connected to the intensity E ₁ -E _N first inputs of block identification address January ₁₁ -11 _N and the generator output analysis intervals 6. The outputs C ₁ -C _N determination unit input intensity 7 are connected to the corresponding inputs of the comparison unit 8. Moreover, the first 81 and second 82 outputs of the comparison unit 8 are connected to the first and second input of the first OR element 9, and the output of the first OR element 9 is connected to the second 132 input of the switching unit 13. Third output 83 of the comparison unit 8 connected to the first at the input 131 of the switching unit 13. The third 133 input of the switching unit 13 is connected to the output of the second OR element 12, and the first output 135 of the switching unit 13 is the output "Permission for transmission at the frequency of access to the relay" 24. Group of inputs S ₁ -S _N "Code address "23 is the inputs of the decoder 10, and the outputs L ₁ -L _{N of the} decoder 10 are connected to the corresponding R ₁ -R _N third inputs of N address recognition blocks 11 ₁ -11 _N. The group F ₁ -F _{N of the} second inputs of the N address recognition blocks 11 ₁ -11 _{N is} connected to the K ₁ -K _N group of outputs of the address allocation block 14, and the outputs D ₁ -D _N of the address recognition blocks 11 ₁ -11 _{N are} connected to the corresponding inputs second element OR 12.

Заявляемое устройство реализуется следующим образом. Синхронизатор 1 представляет собой генератор тактовых импульсов и может быть реализован на интегральных микросхемах (ИМС) серий 511, 176 и описан Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. - М. Радио и связь, 1984, с.213, рис.7.6. The inventive device is implemented as follows. Synchronizer 1 is a clock generator and can be implemented on integrated circuits (ICs) of the 511, 176 series and describes the circuits and their application: Reference manual. / V.A. Batushev, V.N. Veniaminov, V.G. Kovalev and others - M. Radio and communications, 1984, p. 213, Fig. 7.6.

Триггер цикла передачи 3 и триггер разрешения передачи 16 могут быть реализованы на ИМС серий 133 и 564, описаны Микросхемы и их применение: Справ. пособие. /В. А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.118, рис.4.12. The trigger of transmission cycle 3 and the trigger of transmission permission 16 can be implemented on the IMS series 133 and 564, the circuits and their application are described: Ref. allowance. /IN. A. Batushev, V.N. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.118, fig. 4.12.

Логические элементы И 2, 4, 17, 18 и логические элементы ИЛИ 9, 12, 15 могут быть реализованы на ИМС 133 и 564 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг. М. Радио и связь, 1986, с.20-24, рис.9, 11. Logical elements AND 2, 4, 17, 18 and logical elements OR 9, 12, 15 can be implemented on the IMS 133 and 564 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg. M. Radio and Communications, 1986, pp. 20-24, Fig. 9, 11.

Формирователь импульсов 5 может быть реализован на ИМС серий 155, 176 и описан Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.30-31, рис.22. The pulse shaper 5 can be implemented on the IC series 155, 176 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, p.30-31, Fig. 22.

Генератор интервалов анализа 6 представляет собой генератор импульсов с достаточно широким диапазоном изменения частоты генерируемых импульсов. Генератор интервалов анализа 6 может быть реализован на ИМС серий 155, 176 и описан Основы цифровой техники. /Л.А.Мальцева. М. Радио и связь, 1986, с. 28-29, рис.18, 19. The analysis interval generator 6 is a pulse generator with a fairly wide range of changes in the frequency of the generated pulses. The analysis interval generator 6 can be implemented on the IMS series 155, 176 and described the Basics of digital technology. / L.A. Maltseva. M. Radio and Communications, 1986, p. 28-29, fig. 18, 19.

Блок сравнения 8 может быть реализован на ИМС серий 133, 564 и описан - Импульсные цифровые устройства. /И.О.Лебедев, А.М. Сидоров. Л. BAC, 1980, с. 51-53, рис.2.33, 2.34. Comparison unit 8 can be implemented on the IC series 133, 564 and described - Pulse digital devices. / I.O. Lebedev, A.M. Sidorov. L. BAC, 1980, p. 51-53, Fig. 2.33, 2.34.

Дешифратор 10 может быть реализован на ИМС серий 176, 155 и описан - Микросхемы и их применение. Справочное пособие. /В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.130, рис.4.29. The decoder 10 can be implemented on the IC series 176, 155 and described - Chips and their application. Reference manual. / V.A. Batushev, V.N. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.130, fig. 4.29.

Линия задержки 19 может быть реализована в виде формирователя импульсов на ИМС серий 155 и 176 схема которого приведена и описана Основы цифровой техники. /Л.А.Мальцева. М. Радио и связь, 1986, с.30-31, рис.22. The delay line 19 can be implemented in the form of a pulse shaper on the IC series 155 and 176, the circuit of which is given and described the Basics of digital technology. / L.A. Maltseva. M. Radio and Communications, 1986, p.30-31, Fig. 22.

Одним из вариантов реализации блока определения интенсивности входного потока 7 может быть схема, показанная на фиг. 2 которая включает в себя элементы И 28, 29, 34, 35, 40, счетчики 30, 36 и 37, М элементов ИЛИ 31₁-31_М, формирователи импульсов 32 и 38, инвертор 33, триггер 39. Причем первый 71 вход блока определения интенсивности входного потока 7 связан с первыми входами элементов И 28 и 34. Второй вход элемента И 34 связан со вторым входом элемента И 28, первым выходом триггера 39, входом формирователя импульсов 38 и входом инвертора 33. Второй вход 72 блока определения интенсивности входного потока 7 подключен к первым входам элементов И 29 и 35, входу счетчика 37 и второму триггера 39. Первый вход триггера 39 связан со своим вторым выходом. Выходы счетчика 37 связаны соответственно с первым и вторым входом элемента И 40. Выход элемента И 40 подключен ко вторым входам элементов И 29 и 35, а также ко второму входу счетчика 37. Выход формирователя импульсов 38 соединен с третьим входом элемента И 35. Выход элемента И 29 связан со вторым входом счетчика 30, а выход элемента И 28 с первым входом счетчика 30. Выход инвертора 33 последовательно через формирователь импульсов 32 подключен к третьему входу элемента И 29. Выход элемента И 34 соединен с первым входом счетчика 36, а выход элемента И 35 со вторым входом счетчика 36. Соответствующие выходы 1-М счетчика 30 подключены к первым входам соответствующих элементов ИЛИ 31₂₁-31_М, а соответствующие выходы 1-М счетчика 36 ко вторым входам соответствующих элементов ИЛИ 31₁-31_М. При этом выход соответствующего элемента ИЛИ 31₁-31_М является соответствующим С₁-С_N выходом блока определения интенсивности входного потока 7.One embodiment of the input flow rate determination unit 7 may be the circuit shown in FIG. 2 which includes AND elements 28, 29, 34, 35, 40, counters 30, 36 and 37, M elements OR 31 ₁ -31 _M , pulse shapers 32 and 38, inverter 33, trigger 39. Moreover, the first 71 block input determine the intensity of the input stream 7 is connected with the first inputs of the elements And 28 and 34. The second input of the element And 34 is connected with the second input of the element And 28, the first output of the trigger 39, the input of the pulse shaper 38 and the input of the inverter 33. The second input 72 of the unit for determining the intensity of the input stream 7 is connected to the first inputs of the elements And 29 and 35, the input of the counter 37 and the second trigger 39. Pe The first input of trigger 39 is connected to its second output. The outputs of the counter 37 are connected respectively with the first and second input of the element And 40. The output of the element And 40 is connected to the second inputs of the elements And 29 and 35, as well as to the second input of the counter 37. The output of the pulse shaper 38 is connected to the third input of the element And 35. The output of the element And 29 is connected with the second input of the counter 30, and the output of the element And 28 with the first input of the counter 30. The output of the inverter 33 is connected in series through the pulse shaper 32 to the third input of the And 29 element. The output of the And 34 element is connected to the first input of the counter 36, and the output of the element And 35 with the second input of the counter 36. The respective outputs of the 1-M counter 30 are connected to first inputs of respective OR elements 31, ₂₁ -31 _M, and the corresponding outputs 1-M counter 36 to the second inputs of the respective OR elements 31 ₁ -31 _M. The output of the corresponding element OR 31 ₁ -31 _M is the corresponding With ₁ -C _N output of the unit for determining the intensity of the input stream 7.

Логические элементы И 28, 29, 34, 35, 40, инвертор 33 и элементы ИЛИ 31₁-31_М могут быть реализованы на ИМС серий 133, 564 и описаны - Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.20-24, рис.9,11.Logic elements I 28, 29, 34, 35, 40, inverter 33 and elements OR 31 ₁ -31 _M can be implemented on the IMS series 133, 564 and described - Fundamentals of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, pp. 20-24, Fig. 9.11.

Формирователи импульсов 32 и 38 могут быть реализованы на ИМС серий 155, 176 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.30-31, рис.22. Pulse shapers 32 and 38 can be implemented on the IMS series 155, 176 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, p.30-31, Fig. 22.

Счетчики 30, 36, 37 могут быть реализованы на ИМС серий 133, 564 и описаны Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.139, рис.4.38. Counters 30, 36, 37 can be implemented on the IMS series 133, 564 and described circuits and their application: Reference manual. / V.A. Batushev, V.N. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.139, fig. 4.38.

Триггер 39 может быть реализован на ИМС серий 133, 564 и описан - Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.Н.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.122, рис.4.16. Trigger 39 can be implemented on the IMS series 133, 564 and is described - Chips and their application: Handbook. / V.A. Batushev, V.N. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.122, fig. 4.16.

Одним из вариантов реализации блока опознавания адреса 11 может быть схема представлена на фиг. 3, которая состоит из: триггеров 56, 59 и 67, n элементов И 57₁-57_n, n элементов И 65₁-65_n, дешифраторов 58 и 66, элементов И 60 и 68, формирователей импульсов 61 и 64, элемента ИЛИ 62, инвертора 63. Причем группа входов комбинации адреса F₁-F_N связана с соответствующими первыми входами n элементов И 57₁-57_n и соответствующими первыми входами n элементов И 65₁-65_n. Вход E (от генератора интервалов анализа 6) соединен со вторым входом триггера 56. Первый вход триггера 56 подключен к своему второму выходу. Первый выход триггера 56 связан со вторыми входами элементов И 57₁-57_n, вторыми входами элементов И 65₁-65_n, а также входом формирователя импульсов 61 и входом инвертора 63. Выходы n элементов 57₁-57_n соединены с соответствующими 1-n входами дешифратора 58. Выход дешифратора 58 подключен к первому входу триггера 59. Второй вход триггера 59 связан с выходом формирователя импульсов 61. Выходы n элементов И 65₁-65_n соединены с соответствующими 1-n входами дешифратора 66. Выход дешифратора 66 подключен к первому входу триггера 67. Выход инвертора 63 связан со входом формирователя импульсов 64, а выход формирователя импульсов 64 со вторым входом триггера 67. Вход R сигнала разрешения соединен со вторыми входами элементов И 60 и 68. Первый вход элемента И 60 подключен к выходу триггера 59, а первый вход элемента И 68 к выходу триггера 67. Выходы элементов И 60 и 68 связаны соответственно с первым и вторым входами элемента ИЛИ 62. Выход элемента ИЛИ 62 является выходом D блока опознавания адреса 11.One embodiment of the address recognition unit 11 may be the circuit shown in FIG. 3, which consists of: triggers 56, 59 and 67, n elements And 57 ₁ -57 _n , n elements And 65 ₁ -65 _n , decoders 58 and 66, elements 60 and 68, pulse shapers 61 and 64, element OR 62, inverter 63. Moreover, the group of inputs of the address combination F ₁ -F _N is connected with the corresponding first inputs of n elements AND 57 ₁ -57 _n and the corresponding first inputs of n elements AND 65 ₁ -65 _n . Input E (from analysis interval generator 6) is connected to the second input of trigger 56. The first input of trigger 56 is connected to its second output. The first output of the trigger 56 is connected with the second inputs of the elements AND 57 ₁ -57 _n , the second inputs of the elements AND 65 ₁ -65 _n , as well as the input of the pulse former 61 and the input of the inverter 63. The outputs of n elements 57 ₁ -57 _{n are} connected to the corresponding 1- n inputs of the decoder 58. The output of the decoder 58 is connected to the first input of the trigger 59. The second input of the trigger 59 is connected to the output of the pulse shaper 61. The outputs of the n elements And 65 ₁ -65 _{n are} connected to the corresponding 1-n inputs of the decoder 66. The output of the decoder 66 is connected to the first input of the trigger 67. The output of the inverter 63 is connected to the input of the pulse shaper 64, and the output of the pulse shaper 64 with the second input of the trigger 67. The input R of the enable signal is connected to the second inputs of the elements And 60 and 68. The first input of the element And 60 is connected to the output of the trigger 59, and the first input of the element And 68 to the output of the trigger 67 The outputs of the AND elements 60 and 68 are connected respectively with the first and second inputs of the OR element 62. The output of the OR element 62 is the output D of the address recognition unit 11.

Логические элементы И 57₁-57_n, 60 и 68, И 65₁-65_n, инвертор 63, элемент ИЛИ 62 могут быть реализованы на ИМС серий 133, 564 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. -М. Радио и связь, 1986, с.20-24, рис.9,11.Logic elements I 57 ₁ -57 _n , 60 and 68, AND 65 ₁ -65 _n , inverter 63, element OR 62 can be implemented on the IMS series 133, 564 and the Fundamentals of digital technology are described. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. -M. Radio and Communications, 1986, pp. 20-24, Fig. 9.11.

Формирователи импульсов 61 и 64 могут быть реализованы на ИМС серий 155 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.30-31, рис.22. The pulse shapers 61 and 64 can be implemented on the IC series 155 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, p.30-31, Fig. 22.

Триггеры 59 и 67 могут быть реализованы на ИМС серий 133, 564 и описаны
Микросхемы и их применение Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В. Г.Ковалев и др. М. Радио и связь, 1984, с.118, рис.4.12.Triggers 59 and 67 can be implemented on the IMS series 133, 564 and described
Microcircuits and their application / V.A. Batushev, V.V. Veniaminov, V. G. Kovalev and others M. Radio and communications, 1984, p.118, fig. 4.12.

Триггер 56 может быть реализован на ИМС серий 133, 564 и описан - Микросхемы и их применение Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В.Г. Ковалев и др. М. Радио и связь, 1984, с.122, рис. 4.16. Trigger 56 can be implemented on the IMS series 133, 564 and described - Chips and their application Sprav.posobie. / V.A. Batushev, V.V. Veniaminov, V.G. Kovalev et al. M. Radio and Communications, 1984, p. 122, Fig. 4.16.

Дешифраторы 58 и 66 могут быть реализованы на ИМС серий 176, 155 и описаны Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.130, рис.4.29, причем у дешифраторов используется только один выход, который настроен на необходимую кодовую комбинацию адреса. The descramblers 58 and 66 can be implemented on the IMS of the 176, 155 series and the microcircuits and their application are described: Handbook. / V.A. Batushev, V.V. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.130, fig. 4.29, and the decoders use only one output that is configured for the necessary code address combination.

Одним из вариантов реализации блока выделения адреса 14 может быть схема, показанная на фиг. 4 которая состоит из: триггеров 73, 76, 78 и 90, элементов И 74, 77, 79, 87, 88 и 91, счетчиков 75 и 80, регистра сдвига 84, элемента ИЛИ 85, генератора тактовых импульсов 86 и формирователя импульсов 89. Причем первый вход 141 блока выделения адреса 14 подключен ко второму входу элемента И 77, а второй вход 142 блока выделения адреса 14 связан со входом формирователя импульсов 89. Выход формирователя импульсов 89 соединен с первыми входами триггеров 73 и 78. Выход генератора тактовых импульсов 86 подключен ко вторым входам элементов И 74, 79 и 91. Выход триггера 73 связан с первым входом элемента И 74, а выход элемента И 74 соединен с первым входом счетчика 75. Выходы счетчика 75 подключены к соответствующим входам элемента И 87. Выход элемента И 87 связан с первыми входами триггеров 76 и 90 и вторыми входами триггера 73 и счетчика 75. Выход триггера 76 подключен к первому входу элемента И 77. Выход элемента И 77 соединен с первым входом регистра сдвига 84. Выход триггера 78 связан с первым входом элемента И 79. Выход элемента И 79 подключен к первому входу счетчика 80. Выходы счетчика 80 связаны с соответствующими входами элемента И 88. Выход элемента И 88 соединен со вторыми входами триггеров 76, 78, 90 и счетчика 80. Выход триггера 90 подключен к первому входу элемента И 91, а выход элемента И 91 ко второму входу регистра сдвига 84. Выходы 1-N регистра сдвига 84 связаны с соответствующими входами элемента ИЛИ 85 и являются соответственно К₁-К_N выходами блока выделения адреса 14. Выход элемента ИЛИ 85 соединен с третьим входом регистра сдвига 84.One embodiment of the address allocation unit 14 may be the circuit shown in FIG. 4 which consists of: triggers 73, 76, 78 and 90, elements I 74, 77, 79, 87, 88 and 91, counters 75 and 80, shift register 84, element OR 85, clock generator 86 and pulse shaper 89. Moreover, the first input 141 of the address allocation block 14 is connected to the second input of the And 77 element, and the second input 142 of the address allocation block 14 is connected to the input of the pulse shaper 89. The output of the pulse shaper 89 is connected to the first inputs of the triggers 73 and 78. The output of the clock generator 86 is connected to the second inputs of the elements And 74, 79 and 91. The output of the trigger 73 is associated with the first the course of the element And 74, and the output of the element And 74 is connected to the first input of the counter 75. The outputs of the counter 75 are connected to the corresponding inputs of the And 87 element. The output of the And 87 element is connected to the first inputs of the triggers 76 and 90 and the second inputs of the trigger 73 and the counter 75. The output the trigger 76 is connected to the first input of the And 77 element. The output of the And 77 element is connected to the first input of the shift register 84. The output of the trigger 78 is connected to the first input of the And 79 element. The output of the And 79 element is connected to the first input of the counter 80. The outputs of the counter 80 are associated with the corresponding inputs of the element AND 88. Output And 88 is connected to the second inputs of flip-flops 76, 78, 90 and counter 80. The output of trigger 90 is connected to the first input of And 91, and the output of And 91 to the second input of shift register 84. The outputs 1-N of shift register 84 are associated with the corresponding the inputs of the OR element 85 and are respectively K ₁ -K _N outputs of the address allocation unit 14. The output of the OR element 85 is connected to the third input of the shift register 84.

Логические элементы И 74, 77, 79, 87, 88, 91 и ИЛИ 85 могут быть реализованы на ИМС серий 133, 564 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.20-24, рис.9,11. The logical elements AND 74, 77, 79, 87, 88, 91 and OR 85 can be implemented on the IC series 133, 564 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, pp. 20-24, Fig. 9.11.

Триггеры 73, 76, 78 и 90 могут быть реализованы на ИМС серий 133, 564 и описаны Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.118, рис.4.12. Triggers 73, 76, 78 and 90 can be implemented on the IMS series 133, 564 and described circuits and their application: Reference manual. / V.A. Batushev, V.V. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.118, fig. 4.12.

Счетчики 75 и 80 могут быть реализованы на ИМС серий 133, 564 и описаны
Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В. Г.Ковалев и др. М. Радио и связь, 1984, с.139, рис.4.37.Counters 75 and 80 can be implemented on the IC series 133, 564 and described
Chips and their application: Handbook. / V.A. Batushev, V.V. Veniaminov, V. G. Kovalev and others M. Radio and communications, 1984, p.139, fig. 4.37.

Регистр сдвига 84 и может быть реализован на ИМС серий 134 и 531 и описан Микросхемы и их применение Справ.пособие. /В.А.Батушев, В.В.Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.135, рис.4.35. The shift register 84 and can be implemented on the IMS series 134 and 531 and described circuits and their application Sprav.posobie. / V.A. Batushev, V.V. Veniaminov, V.G. Kovalev and others M. Radio and communications, 1984, p.135, fig. 4.35.

Генератор тактовых импульсов 86 может быть реализован на ИМС серий 176 и 511 и описан Микросхемы и их применение: Справ.пособие. /В.А.Батушев, В.В. Вениаминов, В.Г.Ковалев и др. М. Радио и связь, 1984, с.213, рис.7.6. The clock generator 86 can be implemented on the IC series 176 and 511 and describes the microcircuit and their application: Handbook. / V.A. Batushev, V.V. Veniaminov, V.G. Kovalev et al. M. Radio and communications, 1984, p. 213, Fig. 7.6.

Формирователь импульсов 89 может быть реализован на ИМС серий 155, 176 и описан Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с.30-31, рис.22. The pulse generator 89 can be implemented on the IC series 155, 176 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, p.30-31, Fig. 22.

Одним из вариантов реализации блока коммутации 13 может быть схема, показанная на фиг. 5 и состоящая из элементов И 42, 43, 44, 45, 46 и 47, а также элемента ИЛИ 48. Причем первый вход 131 блока коммутации 13 подключен к первому входу элемента И 42. Второй вход 132 блока коммутации 13 связан с первым входом элемента И 47. Третий вход 133 блока коммутации 13 соединен со вторыми входами элементов И 43, 44, 45 и 46. Четвертый вход 134 блока коммутации 13 подключен ко вторым входам элементов И 42 и 47. Выход элемента И 42 соединен с первыми входами элементов И 43 и 44. Выход элемента И 47 связан с первыми входами элементов И 45 и 46. Выходы элементов И 44, 45 и 46 подключены соответственно к первому, второму и третьему входам элемента ИЛИ 48, а выход элемента ИЛИ 48 является первым выходом 135 блока коммутации 13. Выход элемента И 43 является вторым выходом 136 блока коммутации 13. One embodiment of the switching unit 13 may be the circuit shown in FIG. 5 and consisting of AND elements 42, 43, 44, 45, 46 and 47, as well as an OR element 48. Moreover, the first input 131 of the switching unit 13 is connected to the first input of the And 42 element. The second input 132 of the switching unit 13 is connected to the first input of the element And 47. The third input 133 of the switching unit 13 is connected to the second inputs of the elements And 43, 44, 45 and 46. The fourth input 134 of the switching unit 13 is connected to the second inputs of the elements And 42 and 47. The output of the element And 42 is connected to the first inputs of the elements And 43 and 44. The output of the And 47 element is connected to the first inputs of the And 45 and 46 elements. The outputs of the And 44, 45, and 46 elements are connected respectively etstvenno to first, second and third inputs of OR gate 48 and the output of OR element 48 is a first output 135 of switching unit 13. The output of AND 43 is a second output 136 of the switching unit 13.

Логические элементы И 42, 43, 44, 45, 46 и 47, а также элемент ИЛИ 48 могут быть реализованы на ИМС серий 133, 564 и описаны Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг, В.С.Ямпольский. М. Радио и связь, 1986, с. 20-24, рис.9, 11. The logical elements AND 42, 43, 44, 45, 46 and 47, as well as the element OR 48 can be implemented on the IC series 133, 564 and described the Basics of digital technology. / L.A. Maltseva, E.M. Fromberg, V.S. Yampolsky. M. Radio and Communications, 1986, p. 20-24, Fig. 9, 11.

Заявляемое устройство работает следующим образом. Очевидно, что при организации каналов множественного доступа может иметь место ситуация, когда удаление отдельных абонентов или рельеф местности будут приводить к нарушению полносвязной конфигурации канала множественного доступа. Наиболее динамичной будет структура, в которой абоненты являются мобильными. Восстановление связности в таких условиях будет осуществляться с применением ретранслятора на летно-подъемных средствах. Абоненты, имеющие непосредственную связь в течение определенного интервала времени, осуществляют обмен данными в основной полосе частот канала (на частоте f_н). Если абонент имеет сообщение, которое должен довести до другого абонента, не имеющего прямой связи с ним, то он осуществляет передачу данного сообщения на частоте доступа к ретранслятору (f_д), который в широковещательном режиме передает данное сообщение с признаком передачи с борта ретранслятора ко всем включенным в канал абонентам на частоте f_н (поскольку высота подъема ретранслятора обеспечивает его доступность всем абонентам канала множественного доступа).The inventive device operates as follows. Obviously, when organizing multiple access channels, a situation may occur when the removal of individual subscribers or the terrain will lead to a violation of the fully connected configuration of the multiple access channel. The most dynamic will be the structure in which subscribers are mobile. The restoration of connectivity in such conditions will be carried out using a repeater on aircraft. Subscribers having direct communication during a certain time interval exchange data in the main frequency band of the channel (at a frequency f _n ). If the subscriber has a message that must be delivered to another subscriber who does not have a direct connection with him, then he transmits this message at the access frequency to the repeater (f _d ), which broadcasts this message with a sign of transmission from the repeater to all subscribers included in the channel at a frequency f _n (since the elevation of the repeater ensures its accessibility to all subscribers of the multiple access channel).

Решение о доступности (или недоступности) адресата каждый абонент принимает на основе информации, получаемой им в течение предыдущего и текущего интервалов анализа (путем прослушивания канала множественного доступа на частоте f_н), выделения из заголовков сообщений, проходящих по каналу (без учета сообщений, имеющих признак передачи с борта ретранслятора), адресов абонентов-отправителей и запоминания их на время, равное длительности интервала анализа, необходимое для повторного набора статистики). Кроме того, в каждом интервале анализа определяется также и максимальная достигнутая интенсивность входного потока сообщений Λ которая сравнивается с допустимой L_д, в результате чего принимается решение следующим образом:
1. если абонент доступен, Λ < Λ_д, то передача на частоте f_н;
2. если абонент доступен, Λ > Λ_д, то передача на частоте f_д;
3. если абонент не доступен, Λ < Λ_д, то передача на частоте f_д;
4. если абонент не доступен, Λ > Λ_д, то передача на частоте f_д.Each subscriber makes a decision on the availability (or inaccessibility) of the addressee on the basis of information received by him during the previous and current analysis intervals (by listening to the multiple access channel at a frequency f _n ), highlighting from the message headers passing through the channel (excluding messages having sign of transmission from the repeater), the addresses of the sending sender and storing them for a time equal to the duration of the analysis interval, necessary for the repeated collection of statistics). In addition, in each analysis interval, the maximum achieved intensity of the input message flow Λ is also determined, which is compared with the admissible L _d , as a result of which the decision is made as follows:
1. if the subscriber is available, Λ <Λ _d , then transmission at a frequency f _n ;
2. if the subscriber is available, Λ> Λ _d , then transmission at a frequency f _d ;
3. if the subscriber is not available, Λ <Λ _d , then transmission at a frequency f _d ;
4. if the subscriber is not available, Λ> Λ _d , then transmission at a frequency f _d .

Функциональная схема устройства, реализующего выполнение описанных функций управления передачей данных в неполносвязном радиоканале множественного доступа приведена на фиг. 1. The functional diagram of a device that implements the described functions of data transmission control in a non-connected multiple access radio channel is shown in FIG. one.

Принцип работы предлагаемого устройства заключается в следующем:
синхронизатор 1 формирует импульсы с периодом следования, равным τ, причем во всех устройствах, включенных в радиоканал, эти импульсы формируются синхронно. При появлении сигнала, информирующего о наличии в канале несущей (на входе сигнала наличия несущей 20 устройства), что свидетельствует о начале передачи другим (в общем случае другими) абонентом, триггер цикла передачи 3 переходит в состояние хранения логической единицы. При этом сигнал с уровнем логической единицы с его выхода поступает на второй вход первого элемента И 2 (тем самым запрещается прохождение очередного импульса с выхода синхронизатора 1 через первый элемент И 2), а также на вход формирователя импульсов 5 и на второй вход 142 блока выделения адреса 14, на первый вход 141 которого поступает последовательность символов заголовка передаваемого в канале сообщения (с выхода канала множественного доступа 21 устройства). В результате на группе выходов К₁-К_N блока выделения адреса 14 в параллельном коде появляется кодовая комбинация адреса абонента-отправителя, которая поступает на соответствующие группы вторых входов F₁-F_N всех N блоков опознавателя адреса 11₁-11_N. При этом соответствующий данному адресу блок опознавателя адреса 11 запоминает его (тем самым фиксируется факт доступности этого абонента данному устройству, прослушивающему канал). С выхода формирователя импульсов 5 импульс поступает на первый вход 71 блока определения интенсивности входного потока 7, при этом последний осуществляет формирование и выдачу на группу своих выходов С₁-С_N кодовой комбинации, соответствующей интенсивности входного потока в канале в предыдущем и текущем интервалах анализа. По окончании очередного интервала анализа кодовая комбинация, соответствующая максимальной достигнутой в этом интервале анализа интенсивности входного потока, поступает на группу входов блока сравнения 8 и сравнивается с заданным пороговым значением интенсивности. В результате сравнения на одном из трех 81-83 выходов блока сравнения 8 появляется уровень логической единицы, который в случае L ≥ Λ_д поступает на выход 81 или выход 82 блока сравнения 8 и через элемент ИЛИ 9 на второй 132 вход блока коммутации 13, а при Λ < Λ_д на выход 83 блока сравнения 8 и соответственно на первый 131 вход блока коммутации 13.The principle of operation of the proposed device is as follows:
synchronizer 1 generates pulses with a repetition period equal to τ, and in all devices included in the radio channel, these pulses are generated synchronously. When a signal appears informing about the presence of a carrier in the channel (at the input of the presence signal of the carrier 20 of the device), which indicates the beginning of transmission to another (generally different) subscriber, the trigger of transmission cycle 3 goes into the storage state of a logical unit. In this case, the signal with the level of a logical unit from its output goes to the second input of the first And 2 element (thereby prohibiting the passage of the next pulse from the output of the synchronizer 1 through the first And 2 element), as well as to the input of the pulse shaper 5 and to the second input 142 of the selection unit address 14, the first input 141 of which receives the sequence of characters of the header of the message transmitted in the channel (from the output of the multiple access channel 21 of the device). As a result, a code combination of the address of the subscriber-sender appears on the group of outputs K ₁ -K _N of the address allocation block 14 in the parallel code, which arrives at the corresponding groups of the second inputs F ₁ -F _{N of} all N blocks of the address identifier 11 ₁ -11 _N. In this case, the address recognition unit 11 corresponding to the given address remembers it (thereby, the fact of the availability of this subscriber to this device listening to the channel is recorded). From the output of the pulse shaper 5, the pulse is supplied to the first input 71 of the input stream intensity determination unit 7, while the latter generates and issues a code combination corresponding to the input stream intensity in the channel in the previous and current analysis intervals to the group of its outputs C ₁ -C _N. At the end of the next analysis interval, the code combination corresponding to the maximum input stream intensity achieved in this analysis interval is fed to the input group of the comparison unit 8 and compared with a predetermined threshold intensity value. As a result of the comparison, one of the three 81-83 outputs of the comparator 8 displays the level of a logical unit, which, in the case L ≥ Λ _d, goes to the output 81 or the output 82 of the comparator 8 and through the OR 9 element to the second 132 input of the switching unit 13, and when Λ <Λ _d to the output 83 of the comparison unit 8 and, respectively, to the first 131 input of the switching unit 13.

При необходимости начать передачу на вход запроса передачи 22 устройства и на третий вход второго элемента И 4 поступает сигнал запроса передачи, соответственно он поступает на четвертый 134 вход блока коммутации 13, а также на первый вход триггера разрешения передачи 16. Одновременно на группу входов кода адреса 23 устройства и соответственно на группу входов S₁-S_N дешифратора 10 в параллельном коде поступает сигнал кода адреса абонента, которому предназначено сообщение. При этом в зависимости от кода адреса на одном из N выходов L₁-L_N дешифратора 10 появляется сигнал с уровнем логической единицы, который поступает на соответствующий третий вход R₁-R_N соответствующего блока опознавания адреса 11₁-11_N. Если в предыдущем или текущем интервалах анализа данный абонент был признан доступным, то сигнал с уровнем логической единицы с выхода D₁-D_N данного блока опознавания адреса 11₁-11_N через второй элемент ИЛИ 12 поступает на третий 133 вход блока коммутации 13. При этом, если в предыдущем или текущем интервалах анализа выполнено условие Λ < Λ_д и абонент доступен, то есть на входе 133 блока коммутации 13 логическая 1, а также, если абонент недоступен на частоте f_н, что соответствует наличию на третьем 133 входе блока коммутации 13 уровня логического нуля, то с первого выхода 135 этого блока на выход разрешения передачи на f_д 24 устройства поступает сигнал разрешения передачи на частоте доступа к ретранслятору f_д (в соответствии с протоколом неконтролируемого случайного множественного доступа). В случае, если Λ ≥ Λ_д, то сигнал с уровнем логической единицы со второго 136 выхода блока коммутации 13 поступает на третий вход второго элемента И 4. Если в данный момент времени канал (f_н) свободен, то первый элемент И 2 открыт сигналом с уровнем логического нуля, поступающего с выхода триггера цикла передачи 3 на второй вход первого элемента И 2. При этом ближайший по времени импульс с выхода синхронизатора 1 через открытый первый элемент И 2 поступает на первый вход второго элемента И 4. Поскольку на втором и третьем его входах присутствуют сигналы с уровнем логической единицы, то импульс с его выхода поступает через третий элемент ИЛИ 15 на выход включения передатчика 26 устройства. При этом включается передатчик на интервал времени, определяемый длительностью импульса, формируемого синхронизатором 1. Появляющийся после включения передатчика на частоте f_н сигнал несущей в радиоканале приводит к появлению во всех устройствах, включенных в радиоканал, сигнала с уровнем логической единицы на выходе первого триггера 3. Одновременно сигнал поступает на вход элемента задержки 19, с выхода которого далее поступает на первые входы третьего 17 и четвертого 18 элементов И. Время задержки элемента задержки 19 равно длительности импульса, сформированного синхронизатором 1. Это время должно быть не меньше максимального времени распространения сигнала между абонентами τ_p. Если на передачу вышло одновременно два или несколько устройств, то на втором входе четвертого элемента И 18 появляется сигнал о наличии несущей в канале, а на выходе четвертого элемента И 18 и на выходе сигнала конфликта 27 устройства появляется сигнал, оповещающий о столкновении при попытке передачи. По сигналу столкновения абоненты радиоканала снимают со входов 22, 23 устройства сигналы запроса передачи и кода адреса и откладывают попытку передачи.If necessary, start transmission to the input of the transfer request 22 of the device and the third input of the second element And 4 receives the transfer request signal, respectively, it goes to the fourth 134 input of the switching unit 13, as well as to the first input of the transfer enable trigger 16. At the same time, to the group of inputs of the address code 23 of the device and, respectively, to the group of inputs S ₁ -S _{N of the} decoder 10 in the parallel code, a signal is sent to the address code of the subscriber to whom the message is intended. In this case, depending on the address code, a signal with a logic level of one appears on one of the N outputs L ₁ -L _{N of the} decoder 10, which is fed to the corresponding third input R ₁ -R _{N of the} corresponding address recognition unit 11 ₁ -11 _N. If in the previous or current analysis intervals this subscriber was recognized as available, then a signal with a logic level from the output D ₁ -D _{N of} this address recognition unit 11 ₁ -11 _N through the second element OR 12 goes to the third 133 input of the switching unit 13. When this, if the condition Λ <Λ _d is satisfied in the previous or current analysis intervals and the subscriber is available, that is, at the input 133 of the switching unit 13 logical 1, and also if the subscriber is unavailable at the frequency f _n , which corresponds to the presence of the switching unit at the third 133 input 13 levels of logical zero, then from the first output 135 of this block to the output of the transmission permit on f _d 24 the device receives a transmission enable signal at the access frequency to the relay f _d (in accordance with the protocol of uncontrolled random multiple access). If Λ ≥ Λ _d , then the signal with the level of a logical unit from the second 136 output of the switching unit 13 is fed to the third input of the second element And 4. If at the given moment the channel (f _n ) is free, then the first element And 2 is opened by the signal with a logic zero level coming from the output of the trigger of the transfer cycle 3 to the second input of the first element And 2. In this case, the closest time pulse from the output of the synchronizer 1 through the open first element And 2 goes to the first input of the second element And 4. Since the second and third its inputs are present ala with a logic one level, the pulse from its output is supplied through the third OR gate 15 to the output 26 of the transmitter switching device. In this case, the transmitter is turned on for a time interval determined by the duration of the pulse generated by the synchronizer 1. The carrier signal in the radio channel that appears after the transmitter is turned on at the frequency f _n leads to the appearance in all devices included in the radio channel of a signal with the level of a logical unit at the output of the first trigger 3. At the same time, the signal enters the input of the delay element 19, the output of which then goes to the first inputs of the third 17 and fourth 18 elements I. The delay time of the delay element 19 is equal to the duration mpulsa formed synchronizer 1. This time should not be less than the maximum signal propagation time between subscribers τ _p. If two or more devices are simultaneously transmitted, then a signal about the presence of a carrier in the channel appears at the second input of the fourth AND 18 element, and a signal indicating a collision during an attempt to transmit appears at the output of the fourth And 18 element and the output of the device conflict signal 27. According to the collision signal, the subscribers of the radio channel remove the transmission request signals and the address code from the inputs 22, 23 of the device and postpone the attempt to transmit.

При отсутствии сигнала несущей, в момент появления импульса на выходе задержки 19, на выходе четвертого элемента И 18 отсутствует сигнал, а на выходе третьего элемента И 17 появляется сигнал, устанавливающий триггер разрешения передачи 16 в режим хранения логической единицы. При этом на выходах разрешения передачи на f_н 25 и включения передатчика 26 устройства появляются сигналы, разрешающие включение передатчика и передачу данных в радиоканал на частоте f_н.In the absence of a carrier signal, at the time a pulse appears at the output of the delay 19, there is no signal at the output of the fourth element And 18, and a signal appears at the output of the third element And 17, which sets the trigger to enable transmission 16 to the logical unit storage mode. At the same time, the outputs permitting the transfer to f _n 25 and turning on the transmitter 26 of the device appear signals allowing the inclusion of the transmitter and data transfer to the radio channel at a frequency f _n .

После окончания передачи абонент снимает со входов 22, 23 устройства сигналы запроса передачи и кода адреса, что приводит к установке в исходное (нулевое) состояние триггера разрешения передачи 16 блока коммутации 13. Устройство продолжает набор статистики о доступности абонентов и интенсификации входного потока в очередном интервале анализа. After the end of the transmission, the subscriber removes the transmission request signals and the address code from the inputs 22, 23 of the device, which leads to the initialization (zero) state of the transmission enable trigger 16 of switching unit 13. The device continues to collect statistics on the availability of subscribers and intensification of the input stream in the next interval analysis.

Блок определения интенсивности входного потока 7, показанный на фиг. 2, работает следующим образом. После включения питания первый импульс, поступающий с выхода генератора интервалов анализа 6 на второй вход 72 блока определения интенсивности входного потока 7, переводит триггер 39 в режим хранения логической единицы. При этом элемент И 34 открывается импульсами от формирователя импульсов 5, а счетчик 36 подсчитывает число передач в канале и определяет интенсивность входного потока сообщений. На выходах группы элементов ИЛИ 31₁-31_М и соответственно на группе выходов С₁-С_N блока определения интенсивности входного потока 7 имеет место кодовая комбинация, соответствующая максимальной достигнутой на данный момент времени интенсивности входного потока сообщений. При поступлении очередного (второго) импульса от генератора интервалов анализа 6 триггер 39 переходит в режим хранения логического нуля, открывается элемент И 28, счетчик 30 работает аналогично счетчику 36. При поступлении третьего импульса от генератора интервалов анализа 6 счетчик 37 открывает элемент И 40. Сигнал с уровнем логической 1 поступает на вторые входы элементов И 29, 35. При этом на первые входы этих элементов поступает импульс от генератора интервалов анализа 6. Тем самым создаются условия для отпирания логических элементов И 29, 35 импульсом по третьему входу. Поэтому, в зависимости от состояния триггера 39, соответствующий счетчик обнуляется, за счет поступления через открытый элемент И 29 или И 35 импульса от соответствующего формирователя импульсов 32 или 38. Так, при нулевом состоянии триггера 39, за счет поступления через открытый элемент И 29 на второй вход счетчика 30 импульса с выхода формирователя импульсов 32, счетчик 30 обнуляется, а при единичном состоянии триггера 39, за счет поступления через открытый элемент И 35 на второй вход счетчика 36 импульса с выхода формирователя импульсов 38, обнуляется счетчик 36. В то же время импульс с выхода элемента И 40 поступает на второй вход счетчика 37 и обнуляет его. Благодаря такому наличию элементов и связей блок определения интенсивности входного потока 7 определяет интенсивность входного потока в предыдущем и текущем интервале анализа.The input flow rate determination unit 7 shown in FIG. 2, works as follows. After turning on the power, the first pulse coming from the output of the analysis interval generator 6 to the second input 72 of the input flow intensity determination unit 7 puts the trigger 39 into the logical unit storage mode. In this case, the And element 34 is opened by pulses from the pulse shaper 5, and the counter 36 counts the number of transmissions in the channel and determines the intensity of the input message stream. At the outputs of the group of elements OR 31 ₁ -31 _M and, accordingly, at the group of outputs C ₁ -C _N of the input intensity determination unit 7, a code combination corresponding to the maximum intensity of the input message flow reached at the current time is reached. When the next (second) pulse arrives from the analysis interval generator 6, the trigger 39 switches to the logical zero storage mode, the And 28 element opens, the counter 30 works similarly to the counter 36. When the third pulse arrives from the analysis interval generator 6, the counter 37 opens the And 40 element. The signal with logic level 1, it enters the second inputs of the elements And 29, 35. In this case, the first inputs of these elements receive a pulse from the generator of analysis intervals 6. This creates the conditions for unlocking the logic elements And 29, 35 impu som for the third input. Therefore, depending on the state of the trigger 39, the corresponding counter is reset, due to the input through the open element And 29 or And 35 of the pulse from the corresponding pulse shaper 32 or 38. So, with the zero state of the trigger 39, due to the input through the open element And 29 to the second input of the pulse counter 30 from the output of the pulse shaper 32, the counter 30 is reset, and in the single state of the trigger 39, due to the input through the open element And 35 to the second input of the pulse counter 36 from the output of the pulse shaper 38, it is reset counter 36. At the same time, the pulse from the output of AND element 40 enters the second input of counter 37 and resets it. Due to this presence of elements and relationships, the input flow rate determination unit 7 determines the input flow intensity in the previous and current analysis interval.

Блок опознавания адреса 11, функциональная схема которого приведена на фиг. 3, работает следующим образом. После включения питания первый импульс, пришедший с выхода генератора интервалов анализа 6 на вход E блока, переводит триггер 56 в режим хранения логической единицы. Уровень логической единицы с выхода последнего создает благоприятные условия для работы группе элементов И 57₁-57_N. Благодаря этому все кодовые комбинации адресов, выделяемые блоком выделения адреса 14 в течение данного интервала анализа и поступающие на группу входов комбинации адреса F₁-F_N блока опознавания адреса 11 анализируются дешифратором 58. Причем у дешифратора 58 используется выход, настроенный на заданную кодовую комбинацию адреса. Если на его вход поступает соответствующая ему кодовая комбинация адреса, то сигнал с уровнем логической единицы с его выхода поступают на первый вход триггера 59, который переходит в режим хранения логической единицы, создавая условия для открывания элемента И 60. При поступлении очередного импульса с выхода генератора интервалов анализа 6 на вход E триггер 56 переходит в режим хранения логического нуля. При этом открывается группа элементов И 65₁-65_N, кодовые комбинации адресов аналогичным образом анализирует дешифратор 66. Причем у дешифратора 66, также как и у дешифратора 56, используется только один выход, настроенный на заданную кодовую комбинацию адреса. При поступлении сигнала в виде уровня логической единицы с определенного выхода L₁-L_N дешифратора 10 на вход сигнала разрешения R, соответствующего блока опознавания адреса 11, в случае, если на первые входы элементов И 60, 68 подается логическая единица, то эти элементы открыты, и данный сигнал через элемент ИЛИ 62 поступает на выход D блока опознавания адреса 11. Этим самым подтверждается, что в течение предыдущего или текущего интервалов анализа абонент с данным адресом был доступен на частоте f_н. В случае, если на вход сигнала разрешения R блока опознавания адреса 11 не поступает логическая единица, элементы И 60, 68 закрыты и на выходе D блока опознавания адреса 11 логический ноль, абонент полагается недоступным на частоте f_н. Элементы 61, 63, 64 необходимы для приведения блока опознавания адреса 11 в исходное состояние в начале очередного интервала анализа.The address recognition unit 11, the functional diagram of which is shown in FIG. 3, works as follows. After turning on the power, the first pulse, which came from the output of the analysis interval generator 6 to the input of the E block, puts the trigger 56 in the storage mode of the logical unit. The level of the logical unit from the output of the latter creates favorable conditions for the work of the group of elements AND 57 ₁ -57 _N. Due to this, all address code combinations allocated by the address allocation unit 14 during a given analysis interval and arriving at the input group of address combinations F ₁ -F _N of the address recognition unit 11 are analyzed by the decoder 58. Moreover, the decoder 58 uses the output configured for the given address code combination . If the corresponding address code combination arrives at its input, then the signal with the level of the logical unit from its output goes to the first input of the trigger 59, which goes into the storage mode of the logical unit, creating conditions for opening the And 60 element. When the next pulse arrives from the output of the generator analysis intervals 6 to the input E, the trigger 56 switches to the storage mode of logical zero. In this case, a group of elements And 65 ₁ -65 _N is opened, the code combinations of the addresses are similarly analyzed by the decoder 66. Moreover, the decoder 66, as well as the decoder 56, uses only one output configured for the given address code combination. When a signal is received in the form of a logic unit level from a specific output L ₁ -L _{N of the} decoder 10 to the input of the enable signal R, the corresponding address recognition unit 11, if a logical unit is supplied to the first inputs of the elements And 60, 68, then these elements are open , and this signal through the OR element 62 is fed to the output D of the address recognition unit 11. This confirms that during the previous or current analysis intervals, the subscriber with this address was available at a frequency f _n . In the event that the logical unit does not arrive at the input of the enable signal R of the address recognition unit 11, the elements And 60, 68 are closed and the output D of the address recognition unit 11 is logic zero, the subscriber is considered unavailable at a frequency f _n . Elements 61, 63, 64 are necessary to bring the address recognition unit 11 to its initial state at the beginning of the next analysis interval.

Блок выделения адреса 14, показанный на фиг. 4, работает следующим образом. При передаче в канале множественного доступа каким-либо корреспондентом сообщения сигнал с уровнем логической единицы с выхода триггера цикла передачи 3 поступает на второй вход 142 блока выделения адреса 14 и далее на вход формирователя импульсов 89, импульс с выхода которого переводит триггеры 73 и 78 в единичное состояние. В результате этого последовательность таких импульсов, с выхода генератора тактовых импульсов 86, через открытые элементы И 74 и 79 поступает на входы счетчиков 75 и 80. Счетчик 75 отсчитывает количество символов заголовка, предшествующих символам адреса, после чего открывается элемент И 87 и с выхода логического элемента И 87 сигнал с уровнем логической единицы поступает на первые входы триггеров 76 и 90 и на вторые входы триггера 73 и счетчика 75. При этом триггер 73 переходит в нулевое состояние, тем самым прекращается поступление последовательности тактовых импульсов на вход счетчика 75, а триггеры 76 и 90 переходят в единичное состояние, тем самым открывая в соответствии с тактовыми импульсами от генератора тактовых импульсов 86 элемент И 91, а также создавая условия для открывания элемента И 77. При этом на вход синхронизации С регистра сдвига 84 с выхода элемента И 91 начинает поступать последовательность тактовых импульсов, а на его информационный вход D, через открывающийся элемент И 77, последовательность символов заголовка сообщения, поступающего из канала множественного доступа на первый вход 141 блока выделения адреса 14, причем, начиная с первого символа адреса. Счетчик 80, закончив отсчет количества символов, предшествующих символам адреса и количества символов самого адреса, открывает элемент И 88, и с выхода элемента И 88 сигнал с уровнем логической единицы поступает на вторые входы триггеров 76, 78 и 90 и счетчика 80. При этом прекращается поступление последовательности тактовых импульсов на вход счетчика 80 на вход C синхронизации регистра сдвига 84, а также поступление последовательности символов заголовка сообщения на информационный вход D регистра сдвига 84. Кодовая комбинация адреса, выделенная из состава заготовки сообщения, в параллельном коде поступает с выходов регистра сдвига 84 на входы элемента ИЛИ 85 и выходы К₁-К_N блока выделения адреса 14. Так как все кодовые комбинации, используемые для адресования, являются ненулевыми, то сигнал с уровнем логической единицы с выхода элемента ИЛИ 85 поступает на вход R, установки в нулевое состояние регистра сдвига 84 и переводит его в исходное состояние.The address allocation unit 14 shown in FIG. 4, works as follows. When a message is sent by a correspondent in a multiple access channel by a correspondent level, the signal from the output of the trigger of transmission cycle 3 goes to the second input 142 of the address allocation unit 14 and then to the input of the pulse shaper 89, the pulse from the output of which transfers the triggers 73 and 78 to a single state. As a result of this, the sequence of such pulses, from the output of the clock generator 86, through the open elements And 74 and 79 goes to the inputs of the counters 75 and 80. The counter 75 counts the number of header characters preceding the address characters, after which the And 87 element opens and from the logic output And element 87, a signal with a logical unit level is supplied to the first inputs of flip-flops 76 and 90 and to the second inputs of flip-flop 73 and counter 75. In this case, flip-flop 73 goes into zero state, thereby stopping the sequence clock pulses to the input of the counter 75, and the triggers 76 and 90 go into a single state, thereby opening in accordance with the clock pulses from the clock generator 86 element And 91, and also creating conditions for opening the element And 77. At the same time to the synchronization input C the shift register 84 from the output of the AND element 91, a sequence of clock pulses begins to arrive, and its information input D, through the opening element AND 77, the sequence of characters of the message header coming from the multiple access channel on 141 rvy input address allocation unit 14, and starting with the first address character. Counter 80, having finished counting the number of characters preceding the characters of the address and the number of characters of the address itself, opens the AND 88 element, and from the output of the And 88 element, a signal with the level of a logical unit goes to the second inputs of the triggers 76, 78 and 90 and the counter 80. This stops the arrival of the sequence of clock pulses at the input of the counter 80 to the input C of the shift register 84 synchronization, as well as the arrival of the sequence of characters of the message header to the information input D of the shift register 84. The code combination of the address extracted from of the message blank, in parallel code, comes from the outputs of the shift register 84 to the inputs of the OR element 85 and the outputs K ₁ -K _N of the address allocation unit 14. Since all the code combinations used for addressing are nonzero, a signal with a logic level of the output of the OR element 85 goes to the input R, setting to zero the shift register 84 and puts it in its original state.

Блок коммутации 13 реализован в виде, показанном на фиг. 5. При таком наличии описанных элементов и связей между элементами обеспечивается требуемая коммутация блоков заявляемого устройства в соответствии с описанным алгоритмом работы. The switching unit 13 is implemented as shown in FIG. 5. With such a presence of the described elements and the relationships between the elements, the required switching of the blocks of the claimed device is ensured in accordance with the described operation algorithm.

Таким образом, при такой совокупности существенных признаков на основании анализа интенсивности входного потока сообщений в текущем и предыдущем интервалах анализа принимается решение о доступности или недоступности адресата. А на основании этого решения устройство управления передачей данных по радиоканалу обеспечивает возможность работы устройства в неполносвязном канале множественного доступа, имеющем быстроменяющуюся динамическую структуру. Thus, with such a combination of essential features, based on the analysis of the intensity of the input message flow in the current and previous analysis intervals, a decision is made on the availability or inaccessibility of the addressee. And on the basis of this solution, the radio data transmission control device enables the device to operate in a non-connected multiple access channel having a rapidly changing dynamic structure.

Claims

A radio data transmission control device comprising a synchronizer, the output of which is connected to the direct input of the first AND element, whose inverse input is connected to the direct output of the transfer cycle trigger, the first input of the second And element and the inverse input of the transfer enable trigger are interconnected and are the signal input " Transfer request of a device whose carrier signal input is the first input of the trigger of the transfer cycle, the direct output of the transfer enable trigger is connected to the first input of the first OR element, and is entered by the "Transmission permission" input, the second input of the first OR element through the delay element is connected to the first input of the third AND element and to the first input of the fourth AND element, the output of which is connected to the inverse input of the third And element, the output of which is connected to the direct input of the transmission enable trigger, the output of the first OR element and the output of the fourth AND element are the outputs of the "Turning on the transmitter" and "Collisions" of the device, as well as the comparison unit and the pulse shaper, characterized in that a unit for determining the intensity of the input message stream, an address allocation unit, a switching unit, N address recognition units, the second and third OR elements, an analysis interval generator and a decoder are introduced, while the first and second inputs of the transmission cycle trigger are interconnected, and the output of the transmission cycle trigger connected to the first input of the address allocation unit and to the input of the pulse shaper, the output of which is connected to the first input of the unit for determining the intensity of the input message stream, the second input of which is connected to the output the generator of the analysis interval and with the first inputs of the N address recognition blocks, the outputs of the input message flow rate determination unit are connected to the corresponding inputs of the comparison unit, the first and second outputs of which are connected through the second OR element to the first control input of the switching unit, the third control input of which is connected to the third the output of the comparison unit, the outputs of N blocks of address recognition through the third OR element are connected to the address input of the switching unit, the input of the initial state of which is connected to with the reverse trigger enable input, the first output of the switching unit is the output of “Permitting transmission at the access frequency of the repeater” of the device, and the second output of the switching unit is connected to the second input of the second element And, the third input of which is connected to the output of the first element And, the output of the second element And connected to the second input of the first OR element, the second input of the fourth AND element and the second input of the address allocation unit are interconnected and are the input of the multiple access channel, the outputs of the address allocation unit and are connected to respective inputs of N blocks identification addresses, to the control inputs of which are connected to respective outputs of the decoder, the inputs of which are the inputs "address code" device.