RU2018144039A - Способ цифровой фильтрации сигнала и устройство его реализующее - Google Patents

Claims (2)

1. Способ цифровой фильтрации сигнала, включающий в себя задержку каждого k-го отсчета сигнала x_k последовательно на j⋅Z^-1 интервалов дискретизации, где k - любое целое положительное число, включая нуль,

Z^-1 - оператор задержки на интервал, a N>1 - порядок фильтрации, использование отсчетов импульсной характеристики фильтрации из множества {a_j} для умножения, где a_j - j-й отсчет импульсной характеристики, суммирование задержанных отсчетов, отличающийся тем, что при умножении каждого из отсчетов импульсной характеристики применяют коэффициент включения отсчетов импульсной характеристики n>0 в множестве {n⋅a_j}, а перед суммированием каждый из задержанных отсчетов сигнала из множества {x_k-j} подвергают операции пересечения с соответствующим j-м произведением из множества {n⋅a_j}, при этом пересечение реализуют в виде разности модуля суммы задержанного отсчета сигнала с произведением из множества {n⋅a_j} и модуля разности этого отсчета с этим произведением в соответствии с выражением

2. Устройство цифровой фильтрации сигнала, содержащее N-1 последовательно включенных элементов задержки, где N>1, вход первого элемента задержки является сигнальным входом устройства, N входов отсчетов импульсной характеристики устройства, N умножителей, первые входы которых связаны с соответствующими входами отсчетов импульсной характеристики и сумматор на N входов, выход которого является выходом устройства, отличающееся тем, что введены вход коэффициента включения отсчетов импульсной характеристики, связанный одновременно с вторыми входами умножителей, N блоков пересечения с двумя входами и одним выходом каждый, связанные выходами с соответствующими входами сумматора, первые входы блоков пересечения связаны с соответствующими выходами умножителей, вторые входы блоков пересечения, начиная с первого блока, связаны с соответствующими выходами элементов задержки, начиная с первого элемента, а второй вход нулевого блока пересечения связан с сигнальным входом устройства, при этом каждый блок пересечения включает в себя первый сумматор с первым прямым и вторым инверсным входами, второй сумматор с первым и вторым прямыми входами и третий сумматор с первым инверсным и вторым прямым входами, первый и второй вычислитель модуля, причем первые входы первого и второго сумматора являются первым входом блока пересечения, вторые входы первого и второго сумматора являются вторым входом блока пересечения, выходы первого и второго сумматора соединены с первым и вторым входами третьего сумматора через первый и второй вычислители модуля соответственно, выход третьего сумматора является выходом блока пересечения.