RU2012112276A - Способы выполнения элементарных вычислительных операций (эво ) и устройство для его осуществления - Google Patents

Abstract

1. Способ выполнения элементарных вычислительных операций (ЭВО), включающий прием кода в триггерный регистр, способ выполнения инвертированного кода триггерного регистра, способ выполнения сдвига кода влево, способ выполнения сложения по модулю два, способ выполнения логического сложения двоичных кодов, способ выполнения логического умножения, при этом способ выполнения ЭВО приема кода в триггерный регистр, отличающийся тем, что код первого числа хранят в триггерном регистре А, каждый разряд которого содержит: один RS-триггер Ai, информационный вход ИВх, первый и второй информационные выходы 1ИВых, 2ИВых, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, первый вход управления парафазным приемом кода с ИВх, второй вход управления приемом кода с инвертированием Ai при Bi=1, элементы И, ИЛИ, НЕ; код второго числа В принимают в регистр А с информационных входов, при этом прием выполняют парафазным кодом или с инвертированием триггеров А, в случае выполнения операции приема числа парафазным кодом разрешают прием кода В с ИВх, при Bi=1 и Ai=0 формируют потенциал разрешения выработки импульса установки Ai в «1» tS, формируют первый и второй тактирующие импульсы 1ТИ, 2ТИ и устанавливают триггер Ai в «1», одновременно выработанным импульсом tSразрешают выдачу принимаемого кода на второй информационный выход 2ИВых, инверсным значением tSзапрещают выдачу кода на первый информационный выход 1ИВых, чем обеспечивают выдачу принимаемого кода Bi, на 2ИВых и в другие регистры и устройства без временной задержки сигнала и сохраняют условия формирования tSнезависимо от момента переключения Ai в «1», т.е. обеспечивают «задержку» сигнала 1ИВых н

Claims (2)

1. Способ выполнения элементарных вычислительных операций (ЭВО), включающий прием кода в триггерный регистр, способ выполнения инвертированного кода триггерного регистра, способ выполнения сдвига кода влево, способ выполнения сложения по модулю два, способ выполнения логического сложения двоичных кодов, способ выполнения логического умножения, при этом способ выполнения ЭВО приема кода в триггерный регистр, отличающийся тем, что код первого числа хранят в триггерном регистре А, каждый разряд которого содержит: один RS-триггер Ai, информационный вход ИВх, первый и второй информационные выходы 1ИВых, 2ИВых, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, первый вход управления парафазным приемом кода с ИВх, второй вход управления приемом кода с инвертированием Ai при Bi=1, элементы И, ИЛИ, НЕ; код второго числа В принимают в регистр А с информационных входов, при этом прием выполняют парафазным кодом или с инвертированием триггеров А, в случае выполнения операции приема числа парафазным кодом разрешают прием кода В с ИВх, при Bi=1 и Ai=0 формируют потенциал разрешения выработки импульса установки Ai в «1» tS_i, формируют первый и второй тактирующие импульсы 1ТИ, 2ТИ и устанавливают триггер Ai в «1», одновременно выработанным импульсом tS_i разрешают выдачу принимаемого кода на второй информационный выход 2ИВых, инверсным значением tS_i запрещают выдачу кода на первый информационный выход 1ИВых, чем обеспечивают выдачу принимаемого кода Bi, на 2ИВых и в другие регистры и устройства без временной задержки сигнала и сохраняют условия формирования tS_i независимо от момента переключения Ai в «1», т.е. обеспечивают «задержку» сигнала 1ИВых на время длительности импульса tS_i, при Bi=0, Ai=1 разрешают выработку импульса установки Ai в «0» tRi, которым искусственно поддерживают высокий потенциал на первом информационном выходе, инверсным значением импульса tRi запрещают выдачу кода Ai на второй информационный выход, т.е. выдают результат операции без временной задержки, в ходе выполнения операции приема числа с инвертированием триггеров А разрешают прием кода с ИВх, одновременно формируют первый и второй тактирующие импульсы, при Bi=1, Ai=1 вырабатывают tRi, который устанавливает триггер Ai в «0», сохраняет условия формирования этого импульса, а инверсным значением tRi запрещают выдачу результата операции на второй информационный выход, при Bi=1, Ai=0 вырабатывают tS_i, которым устанавливает Ai в «1», сохраняет условия формирования этого импульса, а инверсным значением tS_i запрещают выдачу результата операции на первый информационный выход; результат операции хранят в регистре А и выдают его прямым кодом на 1ИВых и 2ИВых; способ выполнения ЭВО инвертирования кода триггерного регистра, отличающийся тем, что каждый разряд регистра выполнен на одном RS-триггере Ai, содержит второй вход управления ВУ операцией инвертирования кода, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, первый и второй информационные выходы 1ИВых, 2ИВых, при этом до начала выполнения операции прямой код Ai выдают на 1ИВых и 2ИВых, при 1ИВых=А1=1 разрешают формирование импульса установки Ai в «0» tRi и запрещают формирование импульса установки Ai в «1» tS_i, в ходе выполнения операции инвертирования потенциалом ВУ операцией инвертирования разрешают формирование импульса tS_i, первый и второй тактирующие импульсы, при Ai=0 вырабатывают tS_i, которым выдают прямой код результата операции на 2ИВых, инверсным значением tS_i запрещают выдачу информации по 1ИВых и устанавливают триггер Ai в «1», при Ai=1 вырабатывают импульс tRi, которым «поддерживают» высокий потенциал на 1ИВых, инверсным сигналом tRi устанавливают Ai в «0» и запрещают выдачу результата операции на 2ИВых, операцию выполняют за один временной такт, при этом совмещают во времени инвертирование и выдачу результата операции на второй информационный выход; способ выполнения элементарной вычислительной операции сдвига кода влево, отличающийся тем, что сдвигаемый код хранят в n-разрядном триггерном регистре, каждый разряд которого содержит RS-триггер, вход управления выполнением операции сдвига ОС, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, первый и второй информационные выходы 1ИВых_i, 2ИВых_i; при этом до начала выполнения операции прямой код RS-триггера выдают на 1ИВых_i и 2ИВых_i, при 1ИВых_i=1 разрешают формирование импульса установки RS-триггера tRi в «0», запрещают формирование импульса установки RS-триггера tS_i в «1» и управляют выработкой потенциала сдвига кода в i+1-ом разряде; в ходе выполнения операции сдвига кода влево на один разряд за один временной такт потенциалом ОС разрешают прием информации с выхода 1ИВых_i в i+1-ый разряд парафазным кодом, т.е. при 1ИВых_i=1 разрешают выработку сигнала tS_i+1 и запрещают выработку сигнала tR_i+1, при 1ИВых_i=0 разрешают выработку tR_i+1 и запрещают выработку tS_i+1, одновременно импульсы 1ТИ и 2ТИ, если выполняется условие $$1ИВы{х}_{i+1}\cdot \overline{1ИВ}ы{х}_i\cdot OC=1$$

вырабатывают импульс tR_i+1 и устанавливают RS-триггер в «0», если выполняется условие $$\overline{1ИВ}ы{х}_{i-1}\cdot 1ИВы{х}_i\cdot OC=1$$

, вырабатывают импульс tS_i+1 и устанавливают RS-триггер i+1-го разряда в «1», одновременно импульсом tR_i+1 сохраняют высокий потенциал 1ИВ_i+1, а инверсным значением tS_i+1 запрещают выдачу информации на 2ИВых_i+1, таким образом обеспечивается «задержка» сигнала на 1ИВых_i+1 на длительность тактирующих импульсов, в случае установки RS-триггера в «1», импульсом tS_i+1 разрешают выдачу информации на 2ИВ_i+1 чем исключают временную задержку сигнала при выдаче результата операции на 2ИВ_i+1, а инверсным значением tS_i+1 запрещают выдачу информации на 1ИВ_i+1, в случае равенства кодов i-того и i+1-го разрядов, RS-триггер i+1-го разряда не меняет своего состояния; операцию сдвига кода на один разряд выполняют за один временной такт, при этом одновременно выполняют поразрядную операцию выдачи результата в другие регистры без временной задержки на длительность тактирующих импульсов; способ выполнения элементарной вычислительной операции сложения по модулю два, при котором код первого слагаемого хранят в триггерном регистре А, код второго слагаемого принимают с информационных входов ИВх, отличающийся тем, что каждый двоичный разряд содержит: один RS-триггер Ai, информационный вход ИBxi, первый и второй информационные выходы 1ИВых_i, 2ИВых_i, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, вход управления выполнением операции сложения по модулю два, до начала выполнения операции код триггера Ai выдают на 1ИВых_·i и 2ИВых_·i, при этом потенциалом с 1ИВых_·i разрешают работу элемента И, выработки импульса установки Ai в «0» и запрещают работу элемента И выработки импульса установки Ai в «1», в ходе выполнения операции одновременно разрешают прием кода Bi с информационного входа по счетному входу Ai, формируют первый и второй тактирующие импульсы 1ТИ, 2ТИ, при выполнении условия А1·В1·2ТИ=1 формируют импульс установки Ai в «0» tRi, выработанным импульсом имитируют задержку потенциала Ai=1, подключая tRi через элементы ИЛИ, И к первому информационному выходу, одновременно инверсным значением tRi запрещают выдачу результата операции на второй информационный выход; при значении Ai=0 потенциал с выхода 1ИВых_i инвертируют и разрешают выработку импульса установки Ai в «1», при этом импульс tS_i через элементы ИЛИ, И подключают к второму информационному выходу 2ИВых_i, чем обеспечивают выдачу результата выполнения операции в другие регистры и устройства без временной задержки на время тактирующего импульса 1ТИ, результат выполнения операции сложения по модулю два хранят в регистре А и выдают его по информационным выходам в другие регистры и устройства, при этом код 1ИВых_·i равен коду 2ИВых·_i; способ выполнения элементарной операции логического сложения двух двоичных кодов, при этом код первого слагаемого хранят в триггерном регистре А, код второго слагаемого В принимают с информационных входов, отличающийся тем, что каждый двоичный разряд содержит один RS-триггер Ai первый и второй информационные выходы 1ИВых, 2ИВых, первый и второй тактирующие импульсы 1ТИ, 2ТИ, логические элементы И, ИЛИ, НЕ, до начала выполнения операции прямой код триггера Ai выдают на 1ИВых_i и 2ИВых_i информационные выходы, в ходе выполнения операции при Ai=0 разрешают формирование импульса установки Ai в «1» tS_i, разрешают прием кода второго слагаемого В, при Bi=1 разрешают формирование tS_i, формируют первый тактирующий импульс 1ТИ, при выполнении условия $$\overline{Ai}\cdot Bi\cdot 1TИ=1$$

, на выходе третьего элемента И формируют tS_i, одновременно импульсом tS_i выдают результаты на 2ИВых_i, инверсным сигналом tS_i запрещают выдачу информации на 1ИВых_i и устанавливают триггер Ai в «1», результат операции логического сложения хранят в регистре А и выдают его на 1ИВых и 2ИВых, при этом на информационном выходе 1ИВых результат операции появляется с временной задержкой на время длительности tS_i, на 2ИВых_i результат выполнения операции логического сложения выдают без временной задержки на время длительности tS_i; способ выполнения элементарной вычислительной операции логического умножения, отличающийся тем, что код первого сомножителя хранят в триггерном регистре А, код второго сомножителя В принимают с информационных входов, каждый разряд регистра содержит один RS-триггер Ai, первый вход управления парафазным приемом кода, первый и второй входы тактирующих импульсов 1ТИ, 2ТИ, первый и второй информационные выходы 1ИВых, 2ИВых; до начала выполнения операции на первый и второй информационные выходы выдают прямой код триггера Ai, при Ai=1 разрешают работу элемента И, формирования импульса установки триггера Ai в «0» tS_i, в ходе выполнения операции разрешают прием парафазным кодом второго сомножителя В, при Bi=0, высокий потенциал с выхода первого элемента НЕ поступает на второй вход элемента И формирования tRi, на третий вход упомянутого элемента И подключают второй тактирующий импульс, при выполнении соотношения $$Ai\cdot \overline{Bi}\cdot 2TИ=1$$

, вырабатывают импульс tRi, который поддерживает высокий потенциал на 1ИВых;, инверсным значением tRi запрещают выдачу результата операции на 2ИВых_i и устанавливают триггер Ai в «0», при Bi=1 значение триггера Ai сохраняется, результат операции хранят в регистре А и выдают прямым кодом на первый и второй информационные выходы.

2. Устройство выполнения элементарных вычислительных операций, построенное на основе n-разрядного триггерного регистра, элементов И, ИЛИ, НЕ, отличающееся тем, что каждый двоичный разряд содержит один RS-триггер Ai, информационный вход ИВх, по которому поступает второй сомножитель Bi, первый информационный выход 1ИВых, второй информационный выход 2ИВых, первый вход управления парафазным приемом кода, второй вход управления сдвигом кода влево, третий вход управления выполнением операции инвертирования; четвертый вход управления приемом кода с инвертированием триггера Ai при Bi=1; пятый вход управления первым тактирующим импульсом 1ТИ, шестой вход управления вторым тактирующим импульсом 2ТИ, содержит первую группу элементов И, ИЛИ, НЕ, обеспечивающих выработку потенциалов управления формированием импульсов установки «0» или «1» триггера tRi, tSi, при этом первый вход управления подключен к первому входу первого элемента И, второй вход которого соединен с информационным входом ИВх, выход первого элемента И через первый элемент ИЛИ подключен к входам второго и третьего элементов ИЛИ, выход третьего элемента ИЛИ соединен с входом первого элемента НЕ, выход которого связан с входом четвертого элемента ИЛИ, первый вход второго элемента И соединен с вторым входом управления, второй его вход связан с первым информационным выходом i-1-го разряда, выход второго элемента И подключен к второму входу первого элемента ИЛИ, третий вход второго элемента ИЛИ соединен с третьим входом управления, второй вход третьего элемента ИЛИ соединен с вторым входом управления, первый вход седьмого элемента И подключен к второму входу управления, его второй вход соединен с информационным входом ИВх, выход седьмого элемента И связан с входами четвертого и второго элементов ИЛИ, выходы которых соединены с вторыми входами четвертого и третьего элементов И соответственно, третьи входы упомянутых элементов И соединены с входом и выходом второго элемента НЕ, вход этого элемента подключен к выходу шестого элемента И, выход которого является первым информационным выходом i-того разряда 1ИВых_i, первые входы третьего и четвертого элементов И подключены к четвертому и пятому входам управления тактирующими импульсами соответственно; содержит вторую группу элементов И, НЕ, обеспечивающих формирование единичного tS_i и нулевого tRi импульсов установки RS-триггера, при этом выходы четвертого и третьего элементов И, через четвертый и третий элементы НЕ подключены к нулевому и единичному входам RS-триггера соответственно, вход второго элемента НЕ соединен с выходом шестого элемента И; содержит третью группу элементов ИЛИ, И, обеспечивающих задержку выдачи сигнала с единичного выхода RS-триггера на время длительности тактирующих импульсов, при этом первый вход пятого элемента ИЛИ соединен с единичным выходом RS-триггера, второй его вход соединен с выходом четвертого элемента И, выход пятого элемента ИЛИ подключен к первому входу шестого элемента И, второй вход которого соединен с выходом третьего элемента НЕ, выход шестого элемента И является первым информационным выходом i-того разряда 1ИВых_i и соединен с входом второго элемента НЕ, содержит четвертую группу элементов ИЛИ, И, обеспечивающих выдачу результата выполнения операции i-того разряда на второй информационный выход 2ИВых_i, при этом первый вход шестого элемента ИЛИ соединен с выходом третьего элемента И, второй вход шестого элемента ИЛИ подключен к единичному выходу RS-триггера, выход шестого элемента ИЛИ подключен к первому входу пятого элемента И, его второй вход соединен с выходом четвертого элемента НЕ, выход пятого элемента И является вторым информационным выходом i-го разряда, 2ИВых_i, который используется для выдачи результатов операции в другие регистры без временной задержки на время длительности тактирующих импульсов.