RU1795458C - Устройство дл последовательного выделени единиц из двоичного кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах микропрограммного управлени  и выбора приоритета, ассоциативны/ запоминающих устройствах. Целью изобретени   вл етс  повышение быстродействи  устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределени  импульсов. Устройство содержит , два счетчика, блок пам ти, блок сравнени , три регистра, три формировател  импульсов, два элемента задержки, блок задержек, генератор импульсов, группу элементов ИЛИ, п ть групп элементов, четыре элемента И, шесть элементов ИЛИ, два триггера, дешифратор, группу элементов задержки . Устройство обеспечивает последовательное выделение единиц из двоичного кода при задании в блоке пам ти нулевых и ненулевых временных интервалов распределени  импульсов и ограничений на длину анализируемого двоичного кода. 1 ил. СО

Description

Изобретение относитс  к вычислитель-, ной технике и может быть использовано в ассоциативных запоминающих устройствах , в устройствах микропрограммного управлени  и выбора приоритета.

Известно устройство дл  определени  старшего значащего разр да, содержащее п - разр дный регистр 1, элементы И, НЕ, триггер.

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  последовательного выделени  единиц из двоичного кода, содержащее счетчики, блок пам ти, регистр, блок сравнени , формирователи импульсов, элементы задержки, генератор импульсов, элементы И, ИЛИ, ЗАПРЕТ , блок задержки.

Недостатком устройства  вл етс  низкое быстродействие при последовательном

выделении единиц по программе с задани1 ем минимальных временных интервалов распределени .

Цель изобретени  - повышение быстродействи  устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределени .

Поставленна  цель достигаетс  тем, что устройство дл  последовательного выделени  единиц из двоичного кода, содержащее два счетчика, блок пам ти, блок сравнени , два регистра, три формировател  импульсов , два элемента задержки, блок задержки, генератор импульсов, группу элементов ИЛ И, две группы элементов И, два элемента И, три элемента ИЛИ, дополнительно содержит два триггера, третий регистр, дешифратор , три группы элементов И, группу

V ю ел N ел

00

элементов задержки, третий, четвертый элементы И, четвертый, п тый, шестой элементы ИЛИ, причем входы установки в единичное состо ние разр дов первого регистра  вл ютс  информационными входами устройства, группа входов первого счетчика  вл етс  группой входов начального адреса устройства, информационные входы третьего регистра  вл ютс  входами длины двоичного кода устройства, сигнальным выходом устройства  вл етс  выход третьего формировател  импульсов, выхо- . ды элементов И первой группы подключены к соответствующим информационным выходам устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит счетчики 1,2, блок 3 пам ти, блок 4 сравнени , регистры 5, б, формирователи 7, 8, 9 импульсов, элементы 10, 11 задержки, блок 12 задержек, генератор 13 импульсов, группу элементов ИЛИ 14, две группы элементов И 15,21, элементы И 16, 17, элементы ИЛИ 18, 19, 20, триггеры 22, 25, регистр 23, дешифратор 24, группы элементов И 26, 27, 28, группу элементов 29 задержки, элементы И 30, 31, элементы ИЛИ 32, 33, 34, информационные входы 35, группу входов начального адреса 36, входы 37 длины двоичного кода, вход 38 установки начального состо ни  устройства, сигнальный выход 39, информационный выход 40 устройства, причем входы установки в единичное состо ние разр дов регистра 6  вл ютс  информационными входами 35 устройства, группа входов счетчика 1  вл етс  группой входов начального адреса 36 устройства, выходы счетчика .1 соединены с группой адресных входов блока 3 пам ти, выходы которого соединены с информационными входами регистра 5, выходы которого соединены с входами элемента ИЛИ 18 и первыми входами блока 4 сравнени , вторые входы которого соединены с выходами счетчика 2, счетный вход которого соединен с выходом элемента И 16, первый вход которого соединен с выходом генератора 13 импульсов, выход блока 4 сравнени  подключен к входу формировател  7 импульсов, счетный вход счетчика 1 подключен к выходу элемента И 17 и входу элемента 11 задержки , первый вход элемента ИЛИ 19 соединен с выходом формировател  8 импульсов , выходы i-x (, п) элементов И 21 группы подключены к соответствующим информационным выходам 40 устройства и входам блока 12 задержек, выходы которого соединены с нулевыми входами соответствующих разр дов регистра 6 и j-ми , ..., п-Н) входами элемента ИЛИ 19. выход 1-го

(,..., n-З) элемента ИЛИ 14 группы соединен с первым входом (1+1)-го элемента ИЛИ

14 группы и инверсным входом (1+1)-го элемента ИЛИ 15 группы, выход (п-2)-го эле- мента ИЛИ 14 группы соединен с инверсным входом (п-1)-го элемента И 15 группы, выход m-ro (,..., п-1) элемента И

15 группы подключен к первому входу(т+1)- го элемента И 21 группы, первый вход эле0 мента И17 соединен с входом формировател  9 импульсов, выход элемента 11 задержки соединен с входом считывани  блок 3 пам ти, выход формировател  9 импульсов соединен с входом сброса счет5 цика 1, второй вход элемента И 17 соединен с входами сброса счетчика 2 и регистра 5, выход элемента ИЛИ 18 соединен с вторым входом элемента И 16, сигнальным выходом 39 устройства  вл етс  выход формировате0 л  9 импульсов, который подключен к входам установки в О триггера 22, единичный выход которого соединен с вторыми входами элементов И 21 группы, а единичный вход триггера 22 подключен к выходу эле5 мента И 30, первый вход которого соединен выходом элемента ИЛИ 20 и вторым входом элемента И 17, второй вход элемента И ЗО подключен к входам формирователей 8, 9 импульсов и выходу элемента ИЛИ 32, вы0 ход формировател  7 импульсов подключен к первому входу элемента ИЛИ 33, выход которого соединен с третьими входами элементов И 21 группы, а второй вход подключен к выходу элемента И 31, инверсный вход

5 которого соединен с выходом элемента ИЛИ 18, а пр мой вход через элемент 10 задержки подключен к выходу элемента 11 задержки, группа входов 37 длины двоичного кода устройства подключен к информаци0 онным входам регистра 23, выход которого соединен с входом дешифратора 24, выходы с 1-го по К-й которого подключены к входам элемента ИЛИ 34 и инверсным входам соответствующих элементов И 26 группы, а вы5 ходы с (К+1)-го по (п-1) соединены с инверсными входами соответствующих элементов И 26 и первыми входами j-x элементов И 28 группы, единичные выходы 1-х разр дов регистра 6 подключены к первым

0 входам 1-х элементов И 27 группы, второй вход первого элемента И 27 группы соединен с пр мым входом первого элемента И 26 группы и единичным выходом триггера 25, единичный вход которого  вл етс  входом

5 38 установки начального состо ни  устройства , выходы элементов И 26, кроме последнего , соединены с пр мыми входами последующих элементов И 26 группы и вторыми входами последующих элементов И 27 группы, выход последнего элемента И 26

группы подключен к второму входу последнего элемента И 27 группы, выход первого элемента И 27 группы подключен к первым входам элемента ИЛИ 32, первого элемента И 21 группы, первого элемента ИЛИ 14 группы и инверсному входу первого элемента И 15 группы, выход q-ro элемента И 27 группы (...(n-1)) соединен с соответствующим входом элемента ИЛИ 32, вторым входом (q-1)-ro элемента ИЛИ 14 группы и пр мым входом(q-1)-ro элемента И 15 группы, выход n-го элемента И 27 группы подключен к п-му входу элемента ИЛИ 32 и пр мому входу (п-1)-го элемента И 15 группы, выход элемента ИЛИ 19 подключен к вторым входам элементов И 28 группы, выходы которых, кроме первого элемента И 28, соединены с входами соответствующих элементов 29 задержки группы, выходы которых соединены с входами элемента ИЛИ 20. выход первого элемента И 28 группы подключен к (л+1)-му входу элемента ИЛИ 20, а первый вход - к выходу элемента ИЛИ 34.

Устройство работает следующим образом .

В исходном состо нии в регистр 23 по группе входов 37 устройства заноситс  код длины анализируемого двоичного кода, из которого выдел ютс  единицы. Если анали- зйруетс  Р-разр дный двоичный код(,п. где гт - число разр дов регистра 6 устройства ), на выходе регистра 23 по вл етс  двоичный код числа Р, который поступает на входы дешифратора 24. В результате на Р-м выходе дешифратора 24 по вл етс  единичный сигнал, закрывающий по инверсному входу соответствующий элемент И 26 группы . Сигналом по входу 38 установки начального состо ни  устанавливаетс  в 1 триггер 25. Единичным сигналом с выхода триггера 25 открываетс  по второму входу первый элемент И 27 группы и по первому входу первый элемент И 26 группы. Если на первом выходе дешифратора 24 присутствует нулевой сигнал (), первый элемент И 26 группы оказываетс  открытым по инверсному входу. В результате на его выходе по витс  единичный сигнал, открывающий ПО второму входу второй элемент И 27 группы и по первому входу второй элемент И 26 группы. Элементы И 27 группы (кроме первого ) подготавливаютс  к открытию по вторым входам последовательно единичными сигналами с выходов соответствующих элементов И 26 группы. Так как Р-й элемент И 26 закрыт единичным сигналом с Р-го выхо- да дешифратора 24, элементы И 27 группы, начина  с 1-го и по Р-й, будут последовательно подготовлены к открытию по вторым входам. (п-Р) последующих элементов И 27

группы окажутс  закрытыми по вторым входам нулевыми сигналами с выходов соответствующих элементов И 26 группы. Тем самым маскируютс  единичные выходы разр дов регистра 6, которые не анализируютс  на наличие единичных сигналов.

В исходном состо нии все разр ды регистра 6 наход тс  в нулевом состо нии. В определенных зонах блока 3 пам ти предва0 рительно записываютс  временные интервалы , соответствующие каждой требуемой комбинации двоичного кода, из которого выдел ютс  единицы. Причем могут быть заданы нулевые временные интервалы, ко5 торым соответствуют нулевые двоичные коды в  чейках блока 3 пам ти. Код начального адреса соответствующей зоны пам ти по группе входов 36 устройства заноситс  в счетчик 1,

0 Работа устройства начинаетс  с записи двоичного кода в регистр 6 по группе информационных входов 35 устройства (входы синхронизации записи регистра б и счетчика 1 на чертеже не показаны). Соответству5 ющие разр ды регистра 6 устанавливаютс  в единичное состо ние. Сигнал с пр мого выхода каждого разр да (триггера) регистра 6 с единичным значением поступает на первый вход соответствующего элемента И 27

0 группы. Элементы И 27 группы с 1-го по Р-й открыты по вторым входам, поэтому на их выходах по вл ютс  единичные сигналы при наличии единичных сигналов на выходах соответствующих разр дов регистра 6.

5 При этом единичный сигнал с выхода первого (ближайшего к первому) разр да регистра 6 получает приоритет над всеми последующими разр дами. При наличии единичного сигнала на выходе первого разр да регист0 ра 6, на выходе первого элемента И 27 группы также по витс  единичный сигнал, который открывает по первому входу первый элемент И 21 группы, закрывает по инверсному входу первый элемент И 15

5 группы, поступает на первые входы элемента ИЛИ 32 и первого элемента ИЛИ 14 груп- пы. Элементы ИЛИ 14 образуют последовательную цепь, причем выход каждого элемента ИЛИ 14 подключен к инверс0 ному входу последующего элемента И 15 и первому входу последующего элемента ИЛИ 14, Поэтому единичный сигнал с выхода первого элемента ИЛИ 27 группы, проход  через последовательную цепочку

5 элементов ИЛИ 14 группы, закрывает по инверсным входам элементы ИЛИ 15 группы . Если единичные значени  имеют только первый и Р-й разр ды регистра 6, единичным сигналом с выхода первого элемента И 27 группы будет закрыт по инверсному входу элемент И 15, соответствующий Р-му разр ду регистра 6, с задержкой, определ емой временем прохождени  единичного сигнала по последовательной цепи элементов ИЛИ 14 от первого до (Р-2)-го элемента ИЛИ 14 группы. Эта задержка составл ет максимальное врем  переходных процессов дл  Р-разр дного двоичного кода, по истечении которого единичный сигнал установитс  на первом входе только одного элемента И 21 группы, который соответствует первому или ближайшему к первому разр ду регистра 6, имеющему единичное значение . Если в единичном состо нии находитс  r-й разр д регистра 6 (Р ), а все предыдущие разр ды с 1-го по (г-1)-й наход тс  в нулевом состо нии, элементы И 15группы, соответствующие разр дам регистра 6с 2- го по. (г-1)-й, оказываютс  закрытыми по пр мым бходам нулевыми сигналами с выходов соответствующих элементов И 27 группы. В результате единичный сигнал по витс  на первом входе г-го элемента И 21 группы, подготавлива  его открытие.

При по влении единичных сигналов на выходах элементов И 27 группы, на выходе элемента ИЛИ 32 по витс  единичный сигнал , открывающий по вторым входам эле менты И 17, И 30 и поступающий на входы формирователей 8. 9. Формирователь 8 формирует импульсы по переднему фронту, поэтому на его выходе по вл етс  единичный импульс, который через элемент ИЛИ 19 поступает на вторые входы элементов И 28 группы. Первый вход первого элемента И 28 группы подключен к выходу элемента ИЛИ 34, входы которого соединены с выходами дешифратора 24 с 1-го по К-й. Число К выходов дешифратора 24, подключенных через элемент ИЛИ 34 к первому входу первого элемента И 28 группы, выбираетс  таким образом, чтобы были равны максимальное врем  переходных процессов на выходах элементов И 15 при анализе К-разр дного двоичного кода и минимальное врем , необходимое дл  считывани  информации из блока 3 пам ти и по влени  импульса считывани  на третьих входах элементов И 21 группы. Максимальному времени переходных процессов соответствует анализ К-разр дного кода (), в котором установлены .в 1 только 1-й и К-й разр ды регистра 6. В этом случае переходные процессы закончатс  после прохождени  единичного сигнала с выхода первого элемента И 27 группы через последовательную цепочку из (К-2) элементов ИЛИ 14 группы на инверсный вход (К-1)-го элемента И 15 группы. Минимальному времени, необходимому дл  по влени  импульса считывание

на третьих входах элементов И 21 группы, соответствует считывание из  чейки блока 3 пам ти нулевого кода.

При анализе двоичных кодов, разр д .ность которых , максимальное врем  переходных процессов превышает врем , необходимое дл  считывани  нулевого кода из блока 3 пам ти и по влени  импульса на третьих входах элементов И 21 группы. При

этом возникает необходимость задержки по влени  импульса на третьих входах элементов И 21 группы до окончани  переходных процессов на выходах соответствующих элементов И 15 группы,

что достигаетс  задержкой поступлени  импульса с выхода элемента ИЛИ 19 на вход элемента ИЛМ 20. В зависимости от максимально возможного времени переходных процессов (длины кода Р) задержка осуществл етс  на одном из (п-К-1) элементов 29. задержки. Единичный сигнал на вход элемента 29 задержки поступаете выхода соответствующего элемента И 28 группы, открытого по первому входу единичным сигналом с соответствующего Р-го () выхода дешифратора 24, Если значение Р К, переходные процессы при анализе Р-разр дного кода завершатс  до по влени  им-, -пульса считывани  на третьих входах

элементов И 21 группы. В этом случае импульс с выхода элемента ИЛИ19 через первый элемент И 28 группы, открытый по первому входу единичным сигналом с соответствующего Р-го (1 Р К) выхода дешифратора 24, без задержки поступает на вход элемента ИЛИ 20. Если значение п не велико, и максимально возможное врем  переходных процессов при анализе п-раз- р дного кода не превышает врем , необходимое дл  считывани  нулевого кода из блока 3 пам ти и по влени  импульса считывани  на третьих входах элементов И 21 группы, все (п-1) выходов дешифратора 24 подключаютс  через элемент ИЛИ 34 к первому входу элемента И 28. В этом случае, элемент И 28  вл етс  единственным в группе, а элементы 29 задержки отсутствуют , Таким образом, группа элементов задержки позвол ет выдел ть единицы из

многоразр дных двоичных кодов, учитыва  при выборе задержек в формировании импульса считывани  различное врем  переходных процессов при анализе кодов различной длины.

Импульсы с выхода первого элемента И 28 группы и элементов 29 задержки поступают на входы элемента ИЛИ 20. С выхода элемента ИЛИ 20 единичный сигнал через элемент И 30, открытый по второму входу

единичным сигналом с выхода элемента ИЛИ 32, поступает на единичный вход триггера 22. Единичный сигнал с пр мого выхода триггера 22 открывает по вторым входам элементы И 21 группы. Единичный импульс с выхода элемента ИЛИ 20 устанавливает также в нулевое состо ние регистр 5, счетчик 2 и через элемент И 17, открытый по второму входу единичным сигналом с выхода элемента ИЛИ 32, поступает на счетный вход счетчика 1, увеличива  его содержимое на единицу.

На выходах счетчика 1 устанавливаетс  адрес 1-й  чейки данной зоны пам ти блока 3, где записана программа временных интервалов . Импульс с выхода элемента И 17 через элемент 11 задержки подаетс  также на вход элемента И 17 через элемент 11 задержки подаетс  также на вход считывани  информации из блока 3 пам ти. Элемент 11 обеспечивает задержку поступлени  импульса на вход считывани  блока 3 пам ти до установлени  на его первых входах кода адреса соответствующей  чейки зоны пам ти. Из блока 3 пам ти счи- тываетб  двоичный код первого временного интервала, который записываетс  в регистр 5. С выходов регистра 5 этот код подаетс  на первые входы блока 4 сравнени  и на входы элемента ИЛИ 18. Единичный импульс с выхода элемента 11 задержки поступает на вход элемента ТО задержки. Элемент 10 обеспечивает задержку поступлени  импульса с выходи элемента 11 на первый вход элемента И 31 на врем , достаточное дл  считывани  кода из блока 3 пам ти , записи его в регистр 5 и формировани  в зависимости от считанного кода единичного или нулевого сигнала на выходе элемента ИЛИ Т8.

Если из  чейки блока 3 пам ти считан нулевой код, на выходе элемента ИЛИ 18 сохранитс  нулевой уровень сигнала. Элемент И 31 окажетс  открытым по инверсному входу и импульс с выхода элемента 10 задержки через элементы И 31, ИЛИ 33 поступает на третьи входы элементов И 21 группу. На выходе 1-го элемента И 21, открытого по первому входу единичным сигналом соответствующего разр да регистра (5, по витс  единичный импульс. При считывании из  чейки блока 3 пам ти не нулевого кода временного интервала, на выходе элемента ИЛИ 18 по витс  единичный сигнал, запирающий по инверсному входу элемент И 31 и открывающий по второму входу элемент И 16. При этом выход генератора 13 импульсов подключаетс  к счетному суммирующему входу счетчика 2. Генератор 13 выдает импульсы с частотой, определ емой

заданной единицей измерени  временных интервалов. На выходах счетчика 2 формируетс  возрастающа  последовательность двоичных кодов чисел начина  с нулевого 5 кода. При совпадении отличных от нулевых кодов на выходах регистра 5 и счетчика 2, т.е. по окончании выработки очередного временного интервала, блок 4 сравнени  выдает единичный сигнал, который подает0 с  на вход формировател  7 импульсов. С выхода формировател  7 импульс считывани  поступает через элемент ИЛИ 33 на третьи входы элементов И 21 группы. При этом открываетс  только один i-й элемент И

5 21, подготовленный к открытию сигналом соответствующего разр да регистра 6 с единичным значением. На других выходах 40 устройства единичные сигналы отсутствуют. Сигнал с выхода t-ro элемента И 21 группы

0 подаетс  на i-ый вход блока 12 задержек, который задерживает его на врем  действи  импульса считывани  формировател  7 им- . пульсов.

На i-м выходе блока 12 задержек по в5 л етс  единичный сигнал, который устанавливает в нулевое состо ние соответствующий разр д регистра 6 и подаетс  на j-й ..) вход элемента ИЛИ 19. После обнулени  i-ro разр да регистра 6

0 снимаетс  единичный сигнал с выхода 1-го элемента И 27 и, следовательно, с выхода соответствующего элемента И 15 группы и первого входа 1-го элемента И 21. Последовательно с задержками, определ емыми

5 длиной цепочки из элементов ИЛИ 14 группы , снимаютс  единичные запрещающие сигналы с инверсных входов элементов И 15 группы, соответствующих разр дам регистра 6, следующим за выделенным единичным

0 разр дом, кроме элементов И 15 группы, соответствующих разр дам регистра 6, следующим за разр дом, содержащим очередную выдел емую единицу. Этот разр д регистра 6 получает приоритет над всеми

5 последующими разр дами двоичного кода и подготавливает открытие соответствующего элемента И 21 по первому входу. Импульс с выхода элемента ИЛИ 19 поступает на вторые входы элементов И 28. При Р К

0 единичный сигнал с выхода элемента ИЛИ 19 через первый элемент И 28 группы, открытый по первому входу сигналом с выхода элемента ИЛИ 34, поступает на первый вход элемента ИЛИ 20, Если РЖ, т.е. длина ана5 лизируемого кода велика и максимальное врем  переходных процессов на выходах соответствующих элементов И 15 превышает врем , затрачиваемое на считывание нулевого кода из блока 3 пам ти и формирование импульсов считывани  на

вторых входах элементов И 21 группы, импульс с выхода элемента ИЛИ 19 через z-й (,..., n-К) элемент И 28 группы, открытый по первому входу единичным сигналом с соответствующего выхода дешифратора 24, поступает на вход элемента ИЛИ 20 с задержкой , обеспечиваемой соответствующим элементом 29 задержки и достаточной дл  окончани  переходных процессов на выходах элементов И 15 группы до поступлени  импульса считывани  на третьи входы элементов И 21 группы.

Импульс с выхода элемента ИЛИ 20 устанавливает в нулевое состо ние регистр 5, счетчик 2 и через элемент И 17 подаетс  на счетный вход счетчика 1, увеличивает его содержимое на единицу и через элемент 11 задержки подаетс  на вход считывани  информации из блока 3 пам ти. Из очередной  чейки блока 3 пам ти считываетс  код временного интервала и записываетс  в регистр 5. Работа устройства повтор етс  до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными интервалами. После выделени  последней единицы все разр ды регистра 6 установ тс  в нулевое состо ние, закроютс  по первым входам все элементы И 27 группы и сниметс  потенциальный единичный сигнал с выхода элемента ИЛИ 32. Формирователь 9 формирует импульсы по заднему фронту, поэтому при сн тии единичного сигнала с выхода элемента ИЛИ 32 на выходе формировател  9 по витс  единичный импульс, который обнул ет счетчик 1 и триггер 22 и поступает на выход 39 устройства, сигнализиру  о выделении последней единицы из заданного кода. Нулевой сигнал с выхода элемента ИЛИ 32 закрывает по второму входу элемент И 17, поэтому импульс последней выделенной единицы с выхода элемента ИЛИ 19 не измен ет состо ние счетчика 1 и не поступает на вход считывани  блока 3 пам ти, но обнул ет регистр 5 и счетчик 2, привод  устройство в исходное состо ние. Устройство готово к приему следующего двоичного кода числа в разр ды регистра 6 и двоичного кода адреса в счетчик 1. Перед каждым циклом работы устройства в регистре 23 может быть изменен код длины анализируемого двоичного кода. Сброс триггера 25 (вход сброса на чертеже не показан) блокирует работу устройства. Перед сменой кода в регистре 23 все разр ды регистров 6 и 23 обнул ютс  (входы сброса на чертеже не показаны). По вление единичного сигнала на выходе 39 устройства сигнализирует о возможности смены кодов в регистрах 6, 23 и счетчике 1 устройства.

Таким образом, предлагаемое устройство обеспечивает выделение единиц из двоичного кода любой разр дности Р п в соответствии с заданной последовательностью временных интервалов. Причем, задание нулевых временных интервалов обеспечит минимальное врем  распределени  импульсов (режим быстрого просмотра кодовой комбинации).

0 В устройстве при анализе многоразр дных кодов, содержащих единицы только в первых Р разр дах, задаетс  ограничение на число анализируемых разр дов Р. При этом обеспечиваетс  выбор задержки ини5 циировани  работы схемы выборки временных интервалов (задержки по влени  единичного сигнала на выходе элемента ИЛИ 20) в зависимости от длительности переходных процессов на выходах элементов

Claims (1)

1. 0 И 27 группы, соответствующих анализируемому Р-разр дному коду, что позвол ет при сократить врем  реакции устройства. Формула изобретени  Устройство дл  последовательного вы5 делени  единиц из двоичного кода, содержащее два счетчика, блок пам ти, блок сравнени , регистр, два регистра, три формировател  импульсов, два элемента задержки , блок задержки, генератор импульсов,

   0 группу элементов ИЛИ, две группы элементов И, два элемента И, три элемента ИЛИ, причем входы установки в единичное состо ние разр дов первого регистра  вл ютс  информационными входами устройства,

   5 группа входов первого счетчика  вл етс  группой входов начального адреса устройства , выходы первого счетчика соединены с группой адресных входов блока пам ти, выходы которого соединены с информацион0 ными входами второго регистра, выходы которого соединены с входами первого элемента ИЛ И и с первыми входами блока сравнени , вторые входы которого соединены с выходами второго счетчика, счетный вход

   5 которого соединен с выходом первого элемента И, первый вход которого соединен с выходом генератора импульсов, выход блока сравнени  подключен к входу первого формировател  импульсов, счетный вход

   0 первого счетчика подключен к выходу второго элемента И и входу первого элемента задержки, первый вход второго элемента ИЛИ соединен с выходом второго формировател  импульсов, выходы 1-х ( ,п) элемен5 тов И первой группы подключены к соответствующим информационным выходам устройства и входам блока задержки, выходы которого соединены с нулевыми входами соответствующих разр дов первого регистра и j-ми(...п+1) входами второго

   элемента ИЛИ, выход 1-го (..,п-3) элемента ИЛИ группы соединен с первым входом 0+1)-го элемента ИЛИ группы и инверсным входом (+1)-го элемента и второй группы, выход (п-2)-то элемента ИЛИ группы соединен с инверсным входом (п-1)-го элемента И второй группы, выход m-ro(...п-1) элемента И второй группы подключен к первому входу (т+1)-го элемента И первой группы, первый вход второго элемента И соединен с входом третьего формировател  импульсов, выход первого элемента задержки соединен с входом считывани  блока пам ти, выход третьего формировател  импульсов соединен с входом сброса первого счетчика, второй вход второго элемента. И соединен с входами сброса второго счетчика второго регистра, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, о т л и ч а ю щ е е с   тем, что, с целью повышени  быстродействи  устройства при последовательном выделении единиц из двоичного кода с минимальными временными интервалами распределени , оно содержит два триггера, третий регистр, дешифратор, три группы элементов И, группу элементов задержки, третий, четвертый элементы И, четвертый, п тый, шестой элементы ИЛИ, причем сигнальным выходом устройства  вл етс  выход третьего формировател  импульсов, который подключен к входу установки в О первого триггера, единичный выход которого соединен с вторыми входами элементов И первой группы, а единичный вход подключен к выходу третьего элемента И, первый вход которого соединен с выходом третьего элемента ИЛИ и вторым входом второго элемента И второй вход третьего элемента И подключен к входам второго и третьего формирователей импульсов и выходу четвертого элемента ИЛИ, выход первого формировател  импульсов подключен к первому входу п того элемента ИЛИ, выход которого соединен с третьими входами элементов И первой группы, а второй вход подключен к выходу четвертого элемента И, инверсный вход которого соединен с выходом первого элемента ИЛИ, а пр мой вход через второй элемент задержки подключен к выходу первого элемента задержки, группа входов длины двоичного

   кода устройства подключена к информационным входам третьего регистра, выход которого соединен с входом дешифратора, выходы с первого по К-й которого подключе- 5 ны к входам шестого элемента ИЛИ и инверсным входам соответствующих элементов И третьей группы, а выходы с (К+1)-го по (п-1)- й соединены с инверсными входами соответствующих элементов И третьей группы и

   0 первыми входами j-x элементов И четвертой группы, единичные выходы 1-х разр дов первого регистра подключены к первым входам i-x элементов И п той группы, второй вход первого элемента И п той группы сое5 динен с пр мым входом первого элемента И третьей группы и единичным выходом второго триггера, единичный вход которого  в- л етс  входом установки начального состо ни  устрой0 ства, выходы элементов И третьей группы, кроме последнего,, соединены с пр мыми входами последующих элементов И третьей группы и вторыми входами последующих элементов И п той

   5 группы, выход последнего элемента И третьей группы подключен к второму входу последнего элемента И п той группы, выход первого элемента И. п той группы подключен к первым входам четвертого элемента

   0 ИЛИ, первого элемента И первой группы, первого элемента ИЛИ группы и инверсному входу первого элемента И второй группы, выход q-ro элемента И п той группы (...n- 1) соединен с соответствующим входом чет5 вертого элемента ИЛИ, вторым входом {q-1)-ro элемента ИЛИ группы и пр мым входом (q-1)-ro элемента И второй группы, выход n-го элемента И п той группы подключен к n-му входу четвертого элемента

   0 ИЛИ и пр мому входу (п-1)-го элемента И второй группы, выход второго элемента ИЛИ подключен к вторым входам элементов И четвертой группы, выходы которых, кроме первого элемента И, соединены с входами

   5 соответствующих элементов задержки группы , выходы которых соединены с входами третьего элемента ИЛИ, выход первого элемента И четвертой группы подключен к (п+1)-му входу третьего элемента ИЛИ, а

   0 первый вход - к выходу шестого элемента ИЛИ.