NL8700033A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. Download PDFInfo
- Publication number
- NL8700033A NL8700033A NL8700033A NL8700033A NL8700033A NL 8700033 A NL8700033 A NL 8700033A NL 8700033 A NL8700033 A NL 8700033A NL 8700033 A NL8700033 A NL 8700033A NL 8700033 A NL8700033 A NL 8700033A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- polishing
- semiconductor
- semiconductor body
- resistant
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000005498 polishing Methods 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 23
- 239000012212 insulator Substances 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000003795 chemical substances by application Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229940075614 colloidal silicon dioxide Drugs 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003912 environmental pollution Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/164—Three dimensional processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
* * PHN 11.996 1 t.n.v. N.V. Philips' Gloeilampenfabrieken te Eindhoven
Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator, bevattende tenminste een dragerlichaam en een monokristallijn halfgeleiderlichaam, waarbij beide lichamen worden voorzien van 5 tenminste één vlak, optisch glad oppervlak, welke beide lichamen met hun vlakke oppervlakken in onderling kontakt worden gebracht en worden verbonden, waarbij tenminste een van de verbonden oppervlakken een elektrisch isolerende laag heeft, waarna het halfgeleiderlichaam door wegnemen van materiaal wordt dungemaakt tot een vooraf te bepalen 10 waarde.
Een dergelijke werkwijze is bekend uit Applied Physics Letters, Vol 43, no. 3, augustus 1983, bladzijde 263-265. Bij deze bekende werkwijze wordt het dun maken van het halfgeleiderlichaam gerealiseerd door middel van electro-chemisch dunetsen. De hiervoor 15 toegepaste etsmiddelen bevatten in het algemeen fluorwaterstof als een van de bestanddelen. Deze HF bevattende etsmiddelen tasten behalve het veelal als halfgeleidermateriaal toegepaste silicium ook het veelal als isolator toegepaste siliciumdioxyde aan. Bovendien kunnen delen van het halfgeleiderlichaam die onder mechanische spanning staan.door dergelijke 20 etsmiddelen preferentieel worden aangetast. Verder moet met chemische etsmiddelen zeer zorgvuldig worden omgegaan ter vermijding van milieuverontreinigingen. Als men voorts in de dungeëtste halfgeleiderlaag geïsoleerde gebieden wil verkrijgen, dan moeten bij . de bekende werkwijze een aantal verdere processtappen worden uitgevoerd.
25 De uitvinding heeft tot doel een werkwijze van de in de aanhef genoemde soort te veschaffen, waarbij aan elektro-chemische etsen klevende bezwaren worden voorkomen, waarbij de laagdikte van het dungeëtste halfgeleiderlichaam nauwkeurig in de hand wordt gehouden en waarbij gelijktijdig onderling geïsoleerde gebieden in de dunne 30 halfgeleiderlaag kunnen worden verkregen, zonder dat verdere ingewikkelde processtappen nodig zijn.
Om dit doel te bereiken worden bij de werkwijze volgens h PHN 11.996 2 de uitvinding in het monokristallijne halfgeleiderlichaam in een oppervlak groeven aangebracht met een diepte gelijk aan de gewenste waarde van de dun te maken laag, wordt het van groeven voorziene oppervlak bedekt met een laag polijstbestendig materiaal, wordt deze 5 laatste laag bedekt met een laag van een chemisch-mechanisch polijstbare stof met een laagdikte groter dan de groefdiepte, welke laag wordt glad-en vlakgepolijst, waarna het gepolijste oppervlak van het halfgeleiderlichaam wordt verbonden met het gladde, vlakke oppervlak van het dragerlichaam en wordt vervolgens het halfgeleiderlichaam 10 dungemaakt, waarbij tenminste het laatste gedeelte van deze bewerking bestaat uit een polijstbewerking die stopt op de laag van polijstbestendig materiaal. Op deze wijze wordt een halfgeleider op isolator verkregen, waarbij uitermate reproduceerbaar een dunne halfgeleidende laag ontstaat, die is onderverdeeld in een aantal 15 geisleerde gebieden.
Bij een voorkeursuitvoering van de werkwijze volgens de uitvinding wordt de vlakpolijstbewerking van de chemisch-mechanisch polijstbare stof, die is aangebracht op het van groeven voorziene oppervlak van het halfgeleiderlichaam, voortgezet tot aan de laag van 20 polijstbestendig materiaal. Hierbij is de dikte van de halfgeleidende laag op de isolator exact bepaald, omdat zowel voor als na het verbinden van het halfgeleiderlichaam met het dragerlichaam een polijstbewerking wordt uitgevoerd die stopt op de polijstbestendige laag, die in het van groeven voorziene oppervlak is aangebracht.
25 De polijstbestendige laag kan bij voorkeur bestaan uit siliciumnitride (Si^N^), ofwel uit een verdicht siliciumdioxyde (Si02).
De chemisch-mechanisch gepolijstbare stof kan, volgens de uitvinding bestaan uit een onverdicht siliciumdioxyde. Ook ander 30 stoffen, zoals polykristallijn silicium komen in aanmerking. In dit laatste geval kan tussen de laag uit polykristallijn silicium en de polijstbestendige laag uit siliciumnitride een polijstbestendige laag van een verdicht siliciumdioxyde worden aangebracht. Hierbij wordt een isolerende laag van zeer goede kwaliteit verkregen. De 35 halfgeleiderinrichting verkregen met behulp van de werkwijze volgens de uitvinding is zeer geschikt voor het vormen van een drie-dimensionale I.C.-structuur. Hiertoe worden, volgens de uitvinding, in de dunne 4S ON Λ Λ Λ *·* Rl' l ï f i t {s P % irf 1 V V *>» -1? ? PHN 11.996 3 halfgeleidende laag iC-structuren aangebracht, tengevolge waarvan het oppervlak verhogingen vertoont, wordt op het oppervlak chemisch-mechanisch polijstbaar materiaal neergeslagen, welk materiaal, wordt geplanariseerd, bijvoorbeeld door middel van polijsten, tot een 5 isolerende laag van geringe dikte boven de halfgeleiderstructuren aanwezig is, waarbij dit geheel een eerste register is dat het dragerlichaam vormt waarop een tweede halfgeleiderlichaam wordt aangebracht op de wijze als aangegeven in conclusie 1, waarbij de dunne halfgeleidende laag van IC-structuren een tweede register vormt en 10 eventuele verdere analoge stappen worden uitgevoerd, ter vorming van een drie-dimensionale stapel-IC.
De uitvinding zal aan de hand van de tekening nader worden toegelicht. In de tekening toont:
Figuur 1 een halfgeleiderlichaam voorzien van tenminste 15 een vlak en glad hoofdoppervlak;
Figuur 2 het halfgeleiderlichaam voorzien van groeven;
Figuur 3 het halfgeleiderlichaam bedekt met een polijstbestendige laag;
Figuur 4 het halfgeleiderlichaam uit Figuur 3, waarop een 20 laag van een polijstbaar materiaal is aangebracht;
Figuur 5 het halfgeleiderlichaam uit Figuur 4, waarbij de laag van polijstbaar materiaal vlak- en gladgepolijst is;
Figuur 6 het halfgeleiderlichaam uit Figuur 4, waarbij het vlak en gladpolijsten is voortgezet tot op de polijstbestendige 25 laag;
Figuur 7 het halfgeleiderlichaam uit Figuur 6 verbonden met een dragerlichaam;
Figuur 8 de combinatie uit Figuur 7, waarbij het halfgeleiderlichaam dunner is gemaakt; 30 Figuur 9 de combinatie uit Figuur 8, waarbij het dun maken is afgesloten met stoppend polijsten tot de polijstbestendige laag en
Figuur 10 een drie-dimensionale stapel-IC.
De werkwijzen voor het verkrijgen van een halfgeleider op 35 isolator is in stappen weergegeven in de Figuren 1-9. In Figuur 1 is een halfgeleiderlichaam 1 getoond, waarvan tenminste het hoofdoppervlak 2 vlak en glad is gemaakt. In het halfgeleiderlichaam, dat bijvoorbeeld r. c s J# * PHN 11.996 4 uit silicium bestaat, worden ter plaatse van het hoofdoppervlak 2 groeven 3 aangebracht, bijvoorbeeld door middel van etsen. De diepte van deze groeven is afhankelijk van de gewenste laagdikte van de uiteindelijke halfgeleiderlaag op de te vormen halfgeleider op 5 isolator. De groeven 3 worden gedekt met een polijstbestendige laag 4 van isolerend materiaal, zie Figuur 3. Het materiaal van de laag 4 kan siliciumnitride (Si^N^) zijn; ook andere geschikte materialen kunnen worden toegepast, zoals een verdicht siliciumdioxyde, verkregen door depositie uit tetraethylorthosilicaat (TEOS) met een daaropvolgende 10 warmtebehandeling (annealen). De dikte van laag 4 bedraagt bij voorkeur enkele honderden nanometers.
De zo voorbereide halfgeleiderplak wordt op het van groeven voorziene oppervlak bedekt met een chemisch-mechanisch polijstbare stof 5 met een laagdikte groter dan de diepte van de groeven 15 3. De in Figuur 4 getoonde laag 5 kan bestaan uit polykristallijn silicium, dat bijvoorbeeld is aangebracht middels LPCVD (low pressure chemical vapour deposition). Een andere geschikte stof is een onverdicht siliciumdioxyde verkregen door depositie uit tetraethylorthosilicaat (TEOS). Deze laag 5 wordt nu chemisch-mechanisch vlakgepolijst. Dit kan 20 worden voortgezet totdat over het gehele hoofdoppervlak 2 nog een laag polijstbare stof aanwezig is, Figuur 5 ofwel het polijsten wordt voortgezet tot op de polijstbestendige laag 4, aangeduid met stoppend polijsten, Figuur 6. Dit chemisch-mechanisch polijsten is een polijstbewerking waarbij gebruik wordt gemaakt van bijvoorbeeld 25 colloidaal siliciumdioxyde in een alkalische oplossing met een oxydatiemiddel, zoals bijvoorbeeld het onder de merknaam Syton W 30 van Monsanto verkrijgbaar polijstmiddel.
Om een halfgeleider op isolator te vormen wordt het halfgeleiderlichaam nu op een dragerlichaam bevestigd. Figuur 7 toont 30 het halfgeleiderlichaam van Figuur 6 verbonden met een dragerlichaam 6. Het weergegeven dragelichaam is gevormd uit monokristallijn silicium, waarvan een hoofdoppervlak voorzien is van een isolerende laag 7 van thermisch gegroeid siliciumdioxyde met een dikte van bijvoorbeeld 1 micrometer. Voor het dragerlichaam kan ook een ander materiaal worden 35 gekozen, bijvoorbeeld kwartsglas.
Voor het verbinden van het dragerlichaam 6 met het halfgeleiderlichaam 1 zijn verschillende technieken mogelijk. Zeer
Sib*» A ? *'? ***
ƒ V \ X * ; * A
; v> Is J *ï PHN 11.996 5 gunstig is een verbinding tot stand gebracht door middel van aansprengen, een geoptimaliseerde van der Waals-verbinding, zie bijvoorbeeld EP 137537. Ook is een vloeiglasverbinding mogelijk, zoals beschreven in Applied Physics Letters, 43, Aug. 1983, p. 263-265. Een 5 weer andere mogelijkheid is klapdiffusie, zoals beschreven in EP 1219. Iets ingewikkelder is het anodisch verbinden, zie Journal of Applied Physics, 5^, 1985, p. 1240.
Het halfgeleiderlichaam 1 wordt nu dungemaakt. Dit kan eventueel in een aantal stappen gebeuren. Bij voorkeur bestaan al deze 10 stappen, maar in ieder geval de laatste stap uit een chemisch-mechanische polijstbewerking. Er wordt daarbij stoppend gepolijst tot de polijstbestendige laag 4. Daarvoor kan weer het eerder genoemde polijstmiddel worden toegepast. De Figuren 8 en 9 geven enkele stappen weer.
15 In Figuur 9 is de halfgeleider op isolator weergegeven.
Door het aanbrengen van de groeven en het stoppend polijsten tot aan de laag 4 zijn onderling geïsoleerde halfgeleidergebieden ontstaan, waarvan de dikte nauwkeurig is bepaald. In deze gebieden kunnen bijvoorbeeld geïntegreerde schakelingen worden aangebracht.
20 De dikte van de halfgeleidergebieden kan voor veel toepassingen 0,1-3 micrometer zijn. Voor bijvoorbeeld vermogens-IC's kiest men liever een grotere dikte, bijvoorbeeld 5 micrometer. Deze waarden worden bij de werkwijze van de uitvinding automatisch verkregen door de keuze van de groefdiepte.
25 In een gunstige uitvoeringsvorm, waarbij de polijstbestendige laag 4 bestaat uit siliciumnitride (Si^N^) en de chemisch-mechanische polijstbare stof uit polykristallijn silicium, kan ter verkrijging van een uitzonderlijk goede elektische en chemische isolatie, tussen deze lagen een laag verdicht siliciumdioxyde worden 30 aangebracht, waarbij het siliciumnitride als een zeer goede chemische isolator en het siliciumdioxyde als een zeer goede elektrische isolator fungeert.
De halfgeleider op isolator getoond in Figuur 9 is zeer geschikt om te worden toegepast bij de vorming van een drie-dimensionale 35 stapel-IC. Figuur 10 geeft hiervan een voorbeeld.
In de in onderlinge gebieden verdeelde halfgeleiderlaag 1 van de gevormde halfgeleider op isolator worden geïntegreerde £ 7 Γ 0 0 3 5 4 \ PHN 11.996 6 schakelingen aangebracht. Hierdoor ontstaan verhogingen in deze lagen. Het gehele hoofdoppervlak wordt nu voorzien van een elektrisch isolerende laag, bijvoorbeeld siliciumdioxyde en deze laag wordt geplanariseerd. Dit lichaam doet nu dienst als dragerlichaam, waarop een 5 tweede halfgeleiderlichaam wordt geplaatst.
Het tweede halfgeleiderlichaam kan zijn gevormd zoals aangegeven in Figuur 6. Na het verbinden van dit tweede halfgeleiderlichaam met de van een geplanariseerde laag voorziene halfgeleider op isolator wordt de halfgeleidende laag van het tweede 10 halfgeleiderlichaam dun gemaakt. In elk geval de laatste bewerkingsstap bestaat hierbij uit stoppend polijsten.
Ook in deze tweede halfgeleiderlaag kunnen halfgeleiderstructuren worden aangebracht. Indien gewenst kunnen, op dezelfde wijze, verdere halfgeleiderlichamen worden aangebracht, ter ' 15 verkrijging van een drie-dimensionale stapel-IC met een gewenst aantal registers.
e*»Ti At. ƒ * ~V * ·*
/ \) V J
Claims (8)
1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator, bevattende tenminste een dragerlichaam en een monokristallijn halfgeleiderlichaam, waarbij beide lichamen worden voorzien van tenminste één vlak, 5 optisch glad oppervlak, welke beide lichamen met hun vlakke oppervlakken in onderling contact worden gebracht en worden verbonden, waarbij tenminste een van de verbonden oppervlakken een elektrisch isolerende laag heeft, waarna het halfgeleiderlichaam door wegnemen van materiaal wordt dungemaakt tot een vooraf te bepalen waarde, met het kenmerk, 10 dat in het monokristallijne halfgeleiderlichaam in een hoofdoppervlak groeven worden aangebracht met een diepte gelijk aan de gewenste waarde van de dun te maken laag, dat het van groeven voorziene oppervlak wordt bedekt met een laag polijstbestendig materiaal, 15 dat de polijstbestendige laag wordt bedekt met een laag van een chemisch-mechanisch polijstbare stof met een laagdikte groter dan de groefdiepte, dat deze laag wordt vlak- en gladgepolijst, dat het gepolijste oppervlak van het halfgeleiderlichaam 20 wordt verbonden met het gladde, vlakke oppervlak van het dragerlichaam, dat vervolgens het halfgeleiderlichaam wordt dungemaakt, waarbij tenminste het laatste gedeelte van deze bewerking bestaat uit een polijstbewerking die stopt op de laag van polijstbestendig materiaal.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de vlakpolijstbewerking van de chemisch-mechanisch polijstbare stof, die is aangebracht op het van groeven voorziene oppervlak van het halfgeleiderlichaam, wordt voortgezet tot aan de laag van polijstbestendig materiaal.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat de polijstbestendige laag bestaat uit siliciumnitride.
4. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat de polijstbestendige laag bestaat uit een verdicht siliciumdioxyde.
5. Werkwijze volgens een der voorgaande conclusies, met het 35 kenmerk, dat de chemisch-mechanisch polijstbare stof bestaat uit een overdicht siliciumdioxyde.
6. Werkwijze volgens één der conclusies 1-4, met het < “ ' * PHN 11,996 8 kenmerk, dat de chemisch-mechanisch polijstbare stof bestaat uit polykristallijn silicium.
7. Werkwijze volgens conclusie 6 in combinatie met conclusie 3, met het kenmerk, dat tussen de chemisch-mechanisch polijstbare laag 5 uit polykristallijn silicium en de polijstbestendige laag van een verdicht siliciumdioxyde wordt aangebracht.
8. Werkwijze volgens één der conclusies 1-7, met het kenmerk, dat in de dunne halfgeleidende laag IC-structuren worden aangebracht ten gevolge waarvan het oppervlak verhogingen vertoont, dat 10 op het oppervlak mechanisch-chemisch polijstbaar materiaal wordt neergeslagen, dat dit materiaal wordt geplanariseerd tot een isolerende laag van geringen dikte boven de halfgeleiderstructuren aanwezig is, dat dit geheel een eerste register is dat het drager 15 lichaam vormt waarop een tweede halfgeleiderlichaam wordt aangebracht op de wijze als aangegeven in conclusie 1, dat de dunne halfgeleidende laag van het tweede halfgeleiderlichaam na het aanbrengen van IC-structuren een tweede register vormt en 20 dat eventueel verdere analoge stappen worden uitgevoerd ter vorming van een drie-dimenionale stapel-IC. g 7 · “ ' 7 7
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700033A NL8700033A (nl) | 1987-01-09 | 1987-01-09 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| EP87202644A EP0274801B1 (en) | 1987-01-09 | 1987-12-29 | Method of manufacturing a semiconductor device of the "semiconductor on insulator" type |
| DE8787202644T DE3780795T2 (de) | 1987-01-09 | 1987-12-29 | Verfahren zur herstellung einer halbleiteranordnung vom typ "halbleiter auf isolator". |
| KR1019880000032A KR970000648B1 (ko) | 1987-01-09 | 1988-01-06 | 반도체 장치 제조 방법 |
| JP63001390A JP2847671B2 (ja) | 1987-01-09 | 1988-01-08 | 半導体装置の製造方法 |
| US07/142,763 US4971925A (en) | 1987-01-09 | 1988-01-11 | Improved method of manufacturing a semiconductor device of the "semiconductor on insulator" type |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700033A NL8700033A (nl) | 1987-01-09 | 1987-01-09 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
| NL8700033 | 1987-01-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8700033A true NL8700033A (nl) | 1988-08-01 |
Family
ID=19849387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8700033A NL8700033A (nl) | 1987-01-09 | 1987-01-09 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4971925A (nl) |
| EP (1) | EP0274801B1 (nl) |
| JP (1) | JP2847671B2 (nl) |
| KR (1) | KR970000648B1 (nl) |
| DE (1) | DE3780795T2 (nl) |
| NL (1) | NL8700033A (nl) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800953A (nl) * | 1988-04-13 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderlichaam. |
| JPH02146732A (ja) * | 1988-07-28 | 1990-06-05 | Fujitsu Ltd | 研摩液及び研摩方法 |
| EP0363100A3 (en) * | 1988-10-02 | 1990-05-23 | Canon Kabushiki Kaisha | Selective polishing method |
| JP2577090B2 (ja) * | 1989-08-07 | 1997-01-29 | キヤノン株式会社 | 結晶半導体膜の形成方法 |
| JP2541884B2 (ja) * | 1991-08-31 | 1996-10-09 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
| JP2833305B2 (ja) * | 1991-12-05 | 1998-12-09 | 富士通株式会社 | 半導体基板の製造方法 |
| US5334281A (en) * | 1992-04-30 | 1994-08-02 | International Business Machines Corporation | Method of forming thin silicon mesas having uniform thickness |
| US5234846A (en) * | 1992-04-30 | 1993-08-10 | International Business Machines Corporation | Method of making bipolar transistor with reduced topography |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5302842A (en) * | 1992-07-20 | 1994-04-12 | Bell Communications Research, Inc. | Field-effect transistor formed over gate electrode |
| US5262346A (en) * | 1992-12-16 | 1993-11-16 | International Business Machines Corporation | Nitride polish stop for forming SOI wafers |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
| WO2004077537A1 (ja) * | 1993-01-18 | 2004-09-10 | Shinsuke Sakai | 半導体基板の製造方法 |
| US5376580A (en) * | 1993-03-19 | 1994-12-27 | Hewlett-Packard Company | Wafer bonding of light emitting diode layers |
| JP3301170B2 (ja) * | 1993-08-09 | 2002-07-15 | ソニー株式会社 | 半導体装置の製法 |
| JP3033655B2 (ja) * | 1993-09-28 | 2000-04-17 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| US5358887A (en) * | 1993-11-26 | 1994-10-25 | United Microelectronics Corporation | Ulsi mask ROM structure and method of manufacture |
| US5449638A (en) * | 1994-06-06 | 1995-09-12 | United Microelectronics Corporation | Process on thickness control for silicon-on-insulator technology |
| US5496764A (en) * | 1994-07-05 | 1996-03-05 | Motorola, Inc. | Process for forming a semiconductor region adjacent to an insulating layer |
| US6484585B1 (en) | 1995-02-28 | 2002-11-26 | Rosemount Inc. | Pressure sensor for a pressure transmitter |
| US5637802A (en) * | 1995-02-28 | 1997-06-10 | Rosemount Inc. | Capacitive pressure sensor for a pressure transmitted where electric field emanates substantially from back sides of plates |
| US5583072A (en) * | 1995-06-30 | 1996-12-10 | Siemens Components, Inc. | Method of manufacturing a monolithic linear optocoupler |
| US5708264A (en) * | 1995-11-07 | 1998-01-13 | Eastman Kodak Company | Planar color filter array for CCDs from dyed and mordant layers |
| US5677202A (en) * | 1995-11-20 | 1997-10-14 | Eastman Kodak Company | Method for making planar color filter array for image sensors with embedded color filter arrays |
| US6500694B1 (en) * | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6505516B1 (en) | 2000-01-06 | 2003-01-14 | Rosemount Inc. | Capacitive pressure sensing with moving dielectric |
| AU2629901A (en) | 2000-01-06 | 2001-07-16 | Rosemount Inc. | Grain growth of electrical interconnection for microelectromechanical systems (mems) |
| US6520020B1 (en) | 2000-01-06 | 2003-02-18 | Rosemount Inc. | Method and apparatus for a direct bonded isolated pressure sensor |
| US6508129B1 (en) | 2000-01-06 | 2003-01-21 | Rosemount Inc. | Pressure sensor capsule with improved isolation |
| US6561038B2 (en) | 2000-01-06 | 2003-05-13 | Rosemount Inc. | Sensor with fluid isolation barrier |
| US6848316B2 (en) | 2002-05-08 | 2005-02-01 | Rosemount Inc. | Pressure sensor assembly |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3508980A (en) * | 1967-07-26 | 1970-04-28 | Motorola Inc | Method of fabricating an integrated circuit structure with dielectric isolation |
| US3689357A (en) * | 1970-12-10 | 1972-09-05 | Gen Motors Corp | Glass-polysilicon dielectric isolation |
| US3938176A (en) * | 1973-09-24 | 1976-02-10 | Texas Instruments Incorporated | Process for fabricating dielectrically isolated semiconductor components of an integrated circuit |
| JPS5099684A (nl) * | 1973-12-29 | 1975-08-07 | ||
| JPS5539902B2 (nl) * | 1973-12-29 | 1980-10-14 | ||
| US3911562A (en) * | 1974-01-14 | 1975-10-14 | Signetics Corp | Method of chemical polishing of planar silicon structures having filled grooves therein |
| JPS57128942A (en) * | 1981-02-02 | 1982-08-10 | Jido Keisoku Gijutsu Kenkiyuukumiai | Manufacture of insulation isolating substrate |
| US4501060A (en) * | 1983-01-24 | 1985-02-26 | At&T Bell Laboratories | Dielectrically isolated semiconductor devices |
| JPS59188138A (ja) * | 1983-04-08 | 1984-10-25 | Nec Corp | 半導体装置の製造方法 |
| JPS6039835A (ja) * | 1983-08-12 | 1985-03-01 | Hitachi Ltd | 基板表面の平坦化方法 |
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
| US4671851A (en) * | 1985-10-28 | 1987-06-09 | International Business Machines Corporation | Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique |
| JPS6356936A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | 半導体装置の製造方法 |
| US4735679A (en) * | 1987-03-30 | 1988-04-05 | International Business Machines Corporation | Method of improving silicon-on-insulator uniformity |
| US4851078A (en) * | 1987-06-29 | 1989-07-25 | Harris Corporation | Dielectric isolation process using double wafer bonding |
| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
| US4794092A (en) * | 1987-11-18 | 1988-12-27 | Grumman Aerospace Corporation | Single wafer moated process |
-
1987
- 1987-01-09 NL NL8700033A patent/NL8700033A/nl not_active Application Discontinuation
- 1987-12-29 DE DE8787202644T patent/DE3780795T2/de not_active Expired - Fee Related
- 1987-12-29 EP EP87202644A patent/EP0274801B1/en not_active Expired - Lifetime
-
1988
- 1988-01-06 KR KR1019880000032A patent/KR970000648B1/ko not_active IP Right Cessation
- 1988-01-08 JP JP63001390A patent/JP2847671B2/ja not_active Expired - Fee Related
- 1988-01-11 US US07/142,763 patent/US4971925A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4971925A (en) | 1990-11-20 |
| KR880009430A (ko) | 1988-09-15 |
| JP2847671B2 (ja) | 1999-01-20 |
| JPS647548A (en) | 1989-01-11 |
| DE3780795D1 (de) | 1992-09-03 |
| EP0274801A2 (en) | 1988-07-20 |
| EP0274801A3 (en) | 1988-08-17 |
| DE3780795T2 (de) | 1993-03-04 |
| EP0274801B1 (en) | 1992-07-29 |
| KR970000648B1 (ko) | 1997-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8700033A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator. | |
| US5962863A (en) | Laterally disposed nanostructures of silicon on an insulating substrate | |
| US6376285B1 (en) | Annealed porous silicon with epitaxial layer for SOI | |
| US8221642B2 (en) | Methods for removing dielectric materials | |
| US6417075B1 (en) | Method for producing thin substrate layers | |
| NL8501773A (nl) | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. | |
| US8193069B2 (en) | Stacked structure and production method thereof | |
| JPH02290045A (ja) | 非珪素半導体層を絶縁層に形成する方法 | |
| US20080079123A1 (en) | Method of fabricating a mixed microtechnology structue and a structure obtained thereby | |
| JPS58220457A (ja) | 誘電体材料の形成方法 | |
| JPH06244389A (ja) | 半導体基板の作製方法及び該方法により作製された半導体基板 | |
| US20040251539A1 (en) | Thermoelectric cooler array | |
| JPH02199860A (ja) | 高密度半導体構造体及びその製造方法 | |
| Ghodssi et al. | Thick buried oxide in silicon (TBOS): an integrated fabrication technology for multi-stack wafer-bonded MEMS processes | |
| US6333215B1 (en) | Method for manufacturing a semiconductor device | |
| Choi et al. | Graded etching of thermal oxide with various angles using silicafilm | |
| US6217647B1 (en) | Method for producing a monocrystalline layer of a conducting or semiconducting material | |
| US6737355B2 (en) | Thick thermal oxide layers and isolation regions in a silicon-containing substrate for high voltage applications | |
| JPH05152427A (ja) | 半導体装置の製造方法 | |
| JPH05226307A (ja) | 半導体基板の製造方法 | |
| Blackstone | Recent advances in wafer bonding of silicon and alternative materials | |
| JPS60235436A (ja) | 半導体装置の製造方法 | |
| TW591742B (en) | Method for forming bottle trenches | |
| JPH0936416A (ja) | 発光素子用半導体及びその製造方法 | |
| CN115280487A (zh) | 用于制造堆叠结构的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |