NL8503123A - METHOD FOR MANUFACTURING A THIN FILM TRANSISTOR - Google Patents
METHOD FOR MANUFACTURING A THIN FILM TRANSISTOR Download PDFInfo
- Publication number
- NL8503123A NL8503123A NL8503123A NL8503123A NL8503123A NL 8503123 A NL8503123 A NL 8503123A NL 8503123 A NL8503123 A NL 8503123A NL 8503123 A NL8503123 A NL 8503123A NL 8503123 A NL8503123 A NL 8503123A
- Authority
- NL
- Netherlands
- Prior art keywords
- film
- thin
- impurities
- polysilicon
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010409 thin film Substances 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 13
- 239000007787 solid Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 239000013078 crystal Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229920006268 silicone film Polymers 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011819 refractory material Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
• ... ï -1-• ... ï -1-
Werkwijze voor liet vervaardigen van een dunne-filmtransistorMethod for manufacturing a thin film transistor
De onderhavige uitvinding betreft een werkwijze voor het vervaardigen van een dunne-filmtransistor (TFT) en meer in het bijzonder een werkwijze die geschikt is voor het vervaardigen van een polysiliciuin TFT.The present invention relates to a method of manufacturing a thin film transistor (TFT), and more particularly, a method suitable for manufacturing a polysilicon TFT.
5 Volgens de stand van de techniek wordt een polysi- licium TFT op conventionele wijze in een laag temperatuur-proces vervaardigd als volgt:According to the prior art, a polysilicon TFT is conventionally manufactured in a low temperature process as follows:
Zoals getoond is in fig.lA/ wordt een polysiliciumfilm 2 neergeslagen door een chemische dampneerslag-methode 10 bij lage druk (LPCVD-methode) op een glasubstraat 1 bij een temperatuur van 600ÖC of minder. Het glassubstraat heeft een smeltpunt van bijvoorbeeld ongeveerd 680°C. Ionen van een electrisch inactief element zoals Si+ worden in de polysili-ciumfilm geïmplanteerd voor het vormen van een amorfe sili-15 ciumfilm 3, zoals getoond is in fig.lB. De resulterende structuur wordt ontlaten bij een temperatuur van 500°C tot 600°C voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3, zodat de amorfe siliciumfilm 3 kristalliseert. Ten gevolge wordt een polysiliciumfilm 4 met een gro-20 tere kristalkorrelgrootte (niet getoond) dan die van de polysiliciumfilm 2 gevormd, zoals getoond is in fig.lC. Zoals getoond is in fig.lD, wordt een vooraf bepaald deel van de polysiliciumfilm 4 geëtst voor het verkrijgen van een vooraf bepaald patroon. Een Si02~film 5 wordt door een CVD-raethode 25 neergeslagen voor het bedekken van het gehele oppervlak van de resulterende structuur bij een temperatuur van ongeveer 400eC. Vervolgens wordt een film, zoals een Mo-film 6 op de Si02"filra gesputterd. Vooraf bepaalde delen van de Mo- en Si02-films 6 en 5 worden achtereenvolgens geëtst voor het 30 vormen van een Mo-poortelectrode 7 met een vooraf bepaald patroon en een poortisolerende film 8 bestaande uit een Si02-patroon dat hetzelfde is als dat van de Mo-poortelectrode 7. Vervolgens worden n-type onzuiverheden, zoals fosfor (P) ion-geïmplanteerd in de polysiliciumfilm 4 met een hoge 35 concentratie onder gebruikmaking van de poortelectrode 7 en de poortisolerende film 8 als maskers (de fosforionen in de polysiliciumfilm 4 worden door rondjes in fig.lE weergege- y * _ β ΐ -2- ven). De resulterende structuur wordt ontladen bij een temperatuur van ongeveer 600°C voor het electrisch activeren van de onzuiverheden, waardoor n+-type bron- en afvoergebieden 9 en 10 worden gevormd, zoals getoond is in fig.lF. Zoals ge-5 toond is in fig.lG, wordt een Si02“filItl H neergeslagen door de CVD-methode als passivatiefilm bij een temperatuur van ongeveer 400°C voor het bedekken van het gehele oppervlak. Vervolgens worden vooraf bepaalde delen van de Si02-film 11 geëtst voor het vormen van contactgaten 11a en 11b. Aluminium 10 wordt neergeslagen voor het bedekken van het gehele oppervlak en wordt geëtst voor het vormen van electroden 12 en 13 in contactgaten 11a en 11b, waardoor een n-kanaal polysilicium TFT wordt geprepareerd.As shown in Fig. 1A/, a polysilicon film 2 is deposited by a low pressure chemical vapor deposition method 10 (LPCVD method) on a glass substrate 1 at a temperature of 600 ° C or less. The glass substrate has a melting point of, for example, approximately 680 ° C. Ions of an electrically inactive element such as Si + are implanted in the silicone film to form an amorphous silicon film 3, as shown in Fig. 1B. The resulting structure is annealed at a temperature of from 500 ° C to 600 ° C to grow in the solid state of the amorphous silicon film 3 so that the amorphous silicon film 3 crystallizes. As a result, a polysilicon film 4 having a larger crystal grain size (not shown) than that of the polysilicon film 2 is formed, as shown in Fig. 1C. As shown in Fig. 1D, a predetermined portion of the polysilicon film 4 is etched to obtain a predetermined pattern. A SiO2 film 5 is deposited by a CVD frame method 25 to cover the entire surface of the resulting structure at a temperature of about 400 ° C. Then, a film, such as an Mo film 6, is sputtered onto the SiO 2 "fila. Predetermined parts of the Mo and SiO 2 films 6 and 5 are sequentially etched to form an Mo gate electrode 7 with a predetermined pattern and a gate insulating film 8 consisting of an SiO 2 pattern which is the same as that of the Mo gate electrode 7. Then, n-type impurities, such as phosphorus (P), are ion-implanted into the polysilicon film 4 at a high concentration using the gate electrode 7 and the gate insulating film 8 as masks (the phosphorus ions in the polysilicon film 4 are shown in circles in fig. 1E * _ β ΐ -2-f). for electrically activating the impurities, thereby forming n + type source and drain regions 9 and 10, as shown in Fig. 1F. As shown in Fig. 1G, a SiO 2 "filIt H is precipitated by the CVD method as passivation film at a temperature of about 400 ° C to cover the entire surface. Then, predetermined parts of the SiO 2 film 11 are etched to form contact holes 11a and 11b. Aluminum 10 is deposited to cover the entire surface and is etched to form electrodes 12 and 13 in contact holes 11a and 11b, thereby preparing an n-channel polysilicon TFT.
De conventionele methode voor het vervaardigen van 15 de polysilicium TFT in het lage temperatuurproces heeft het volgende nadeel. Het ontlaten voor het doen groeien in de vaste toestand van de amorfe siliciumfilm 3 moet worden gescheiden voor het ontlaten van het electrisch activeren van de onzuiverheden voor het vormen van de bron- en afvoergebie-20 den 9 en 10 en zodoende wordt een fabricatieproces gecompliceerd. Bovendien is het, hoewel een deel van de ion-geïmplan-teerde onzuiverheden in de polysiliciumfilm 4 aanwezig is bij korrelgrenzen in de polysiliciumfilm 4, moeilijk voor het electrisch activeren van de in de korrelgrenzen aanwezige on-25 zuiverheden door ontlating. Daardoor is de totale activatie-rendement van de onzuiverheden klein. De gedoteerde onzuiver-heidsionen zijn onvermijdelijk onderworpen aan het tunnelef-fect tot op zekere hoogte na ion-implantatie van de onzuiverheden in de polysiliciumfilm 4. Daardoor kunnen, gedurende 30 opvolgende ontlating, de onzuiverheden in de bron- en afvoergebieden 9 en 10 niet uniform worden geactiveerd.The conventional method of manufacturing the polysilicon TFT in the low temperature process has the following drawback. The solid-state annealing of the amorphous silicon film 3 must be separated to electrically activate the impurities to form the source and drain regions 9 and 10, and thus a manufacturing process is complicated. In addition, although some of the ion-implanted impurities in the polysilicon film 4 are present at grain boundaries in the polysilicon film 4, it is difficult to electrically activate the impurities contained in the grain boundaries by annealing. Therefore, the total activation efficiency of the impurities is small. The doped impurity ions are inevitably subject to the tunnel effect to some extent after ion implantation of the impurities into the polysilicon film 4. Therefore, during subsequent annealing, the impurities in the source and drain regions 9 and 10 cannot be uniform be activated.
Een referentie voor een TFT volgens de stand van de techniek is te vinden in de 45ste Lecture Articles of the Japan Society of Applied Physics (1984), nrs. 14p-A-4 tot 35 14p-A-6, pag. 407-408. Deze referentie beschrijft een verbetering in een polysilicium TFT met transistorkarakteristieken die verbeterd worden door een ultradunne polysiliciumfilm, -- \ -r ’ .A reference for a prior art TFT can be found in the 45th Lecture Articles of the Japan Society of Applied Physics (1984), Nos. 14p-A-4 to 35 14p-A-6, pp. 407-408. This reference describes an improvement in a polysilicon TFT with transistor characteristics enhanced by an ultra-thin polysilicon film, - \ -r ".
* /* /
J j '-JJ j '-J
« i -3- verbeteringen in het kristalkorrelgroeieffect in de vaste toestand en geleidingskarakteristieken van de ultradunne polysiliciumfilm die verkregen worden door termische oxidatie en een verbetering in transistorkarakteristieken die verkre-5 gen wordt door het ontlaten van een structuur in een waterstof omgeving bij een temperatuur van 400°C nadat een S13N4-film door een plasma CVD-methode op de ultradunne polysili-cium TFT wordt gevormd voor het verkrijgen van de structuur.Improvements in the solid state crystal grain growth effect and conduction characteristics of the ultra-thin polysilicon film obtained by thermal oxidation and an improvement in transistor characteristics obtained by annealing a structure in a hydrogen environment at a temperature of 400 ° C after a S13N4 film is formed on the ultra-thin polysilicon TFT by a plasma CVD method to obtain the structure.
Het is een doel van de onderhavige uitvinding een 10 werkwijze voor het vervaardigen van een dunne filmtransistor te verschaffen/ die bovengenoemde nadelen van de conventionele dunne filmtransistor wegneemt.It is an object of the present invention to provide a method of manufacturing a thin film transistor which obviates the above drawbacks of the conventional thin film transistor.
Teneinde het bovengenoemde doel van de onderhavige uitvinding te bereiken, wordt een werkwijze voor het vervaar-15 digen van een dunne filmtransistor verschaft, omvattende de volgende stappen: het vormen van een dunne polykristallijne halfgeleiderfilm op een vooraf bepaald substraat? het implanteren van vooraf bepaalde ionen in de dunne poly-20 kristallijne halfgeleiderfilm voor het vormen van een dunne amorfe halfgeleiderfilm? het vormen van een poortisolerende film en een poortelectrode op de dunne amorfe halfgeleiderfilm? het doteren van onzuiverheden voor het vormen van bron- en 25 afvoergebieden in de dunne amorfe halfgeleiderfilm onder gebruikmaking van de poortelectrode en de isolerende film als maskers ? en het uitvoeren van ontlaten voor het in de vaste toestand doen groeien van de dunne amorfe halfgeleiderfilm en op hetzelfde 30 moment voor het electrisch activeren van de onzuiverheden voor het vormen van de bron- en afvoergebieden.In order to achieve the above object of the present invention, a method of manufacturing a thin film transistor is provided, comprising the following steps: forming a thin polycrystalline semiconductor film on a predetermined substrate? implanting predetermined ions into the thin poly-20 crystalline semiconductor film to form a thin amorphous semiconductor film? to form a gate insulating film and a gate electrode on the thin amorphous semiconductor film? doping impurities to form source and drain regions in the amorphous semiconductor thin film using the gate electrode and insulating film as masks? and performing annealing to grow the solid amorphous semiconductor film in the solid state and at the same time to electrically activate the impurities to form the source and drain regions.
Met de bovenbeschreven werkwijze behoeft het ontlaten voor het doen groeien van de dunne amorfe halfgeleiderfilm in de vaste toestand niet te worden gescheiden van het 35 ontlaten voor het electrisch activeren van de onzuiverheden voor het vormen van de bron- en afvoergebieden. Het fabrica-tieproces kan zodoende worden gesimplificeerd. Bovendien kunnen de onzuiverheden in de bron- en afvoergebieden uniform > - $ -4- worden geactiveerd in vergelijking met conventionel transistors .With the above-described method, the annealing for growing the solid amorphous semiconductor film in the solid state need not be separated from the annealing to electrically activate the impurities to form the source and drain regions. The manufacturing process can thus be simplified. In addition, the impurities in the source and drain regions can be activated uniformly> - $ -4- compared to conventional transistors.
Verdere voordelen, kenmerken en details zullen duidelijk worden aan de hand van een tekening waarin tonen: 5 fig.lA tot 1G doorsnede-aanzichten voor het verkla ren van de stappen in het vervaardigen van een conventionele polysilicium TFT bij het conventionele lage temperatuur-pro-ces? en fig.2A tot 2C doorsnede-aanzichten voor het verkla-10 ren van de stappen in het vervaardigen in een n-kanaalpolysi-licium TFT waarbij een werkwijze voor het vervaardigen van een dunne filmtransistor volgens een uitvoeringsvorm van de onderhavige uitvinding wordt aangehouden.Further advantages, features and details will become apparent from a drawing showing: Fig. 1A to 1G sectional views for explaining the steps in manufacturing a conventional polysilicon TFT at the conventional low temperature process. ces? and FIGS. 2A to 2C are sectional views for explaining the steps of manufacturing in an n-channel polymer TFT using a method of manufacturing a thin film transistor according to an embodiment of the present invention.
Een werkwijze voor het vervaardigen van een polysi-15 licium TFT zal worden aangegeven als een uitvoeringsvorm, die een werkwijze voor het vervaardigen van een dunne filmtransistor volgens de onderhavige uitvinding aanneemt met referentie naar de bijgevoegde tekeningen. Dezelfde verwijzings-nummers in de fig.2A tot 20 geven dezelfde onderdelen als in 20 de fig.lA tot 1G aan en een gedetailleerde beschrijving daarvan zal worden weggelaten, indien gewenst.A method of manufacturing a polysilicon TFT will be indicated as an embodiment which adopts a method of manufacturing a thin film transistor according to the present invention with reference to the accompanying drawings. Like reference numerals in FIGS. 2A to 20 designate the same parts as in FIGS. 1A to 1G and a detailed description thereof will be omitted, if desired.
Een polysiliciumfilm 2 met een dikte van bijvoorbeeld 800 A wordt neergeslagen door de LPCVD-methode op een glassubstraat 1 bij een temperatuur van ongeveer 580°C tot 25 600°C op dezelfde wijze als in fig.lA.For example, a polysilicon film 2 having a thickness of, for example, 800 A is deposited by the LPCVD method on a glass substrate 1 at a temperature of about 580 ° C to 600 ° C in the same manner as in Fig. 1A.
Si+ -ionen worden geïmplanteerd in de polysiliciumfilm 2 bij een versnellingsenergie van 40 keV en een dosis van 1 x 10l5 cm-2 tot 5 x 1015 CIU-2 voor het vormen van een amorfe siliciumfilm 3 op dezelfde wijze als in fig.lB. Zoals 30 getoond is in fig.2A wordt een vooraf bepaald deel van de amorfe siliciumfilm 3 geëtst voor het verkrijgen van een vooraf bepaald patroon. Een Si02~film 5 met dikte van bijvoorbeeld 1000 A wordt door de LPCVD-methode op het gehele blootgestelde oppervlak neergeslagen op dezelfde wijze als in 35 fig.lD. Een Mo-film 6 met een dikte van bijvoorbeeld 3000 A wordt op het oppervlak van de Si02-film 5 gesputterd.Si + ions are implanted into the polysilicon film 2 at an accelerating energy of 40 keV and a dose of 1 x 10 15 cm-2 to 5 x 1015 CIU-2 to form an amorphous silicon film 3 in the same manner as in Fig. 1B. As shown in Fig. 2A, a predetermined portion of the amorphous silicon film 3 is etched to obtain a predetermined pattern. For example, a SiO2 film 5 having a thickness of, for example, 1000 A is deposited on the entire exposed surface by the LPCVD method in the same manner as in Fig. For example, an Mo film 6 with a thickness of 3000 A is sputtered on the surface of the SiO 2 film 5.
Zoals getoond is in fig.2B, worden vooraf bepaalde delen van de Mo- en Si02-fiims 6 en 5 vervolgens geëtst voor -5- * « het vormen van een poortelectrode 7 en een poortisolerende film 8 op dezelfde wijze als in fig.lE. Daarna worden P+-ionen geïmplanteerd in de amorfe siliciumfilm 3 onder gebruikmaking van de poortelectrode 7 en de poortisolerende 5 film 8 als maskers (de fosforionen in de amorfe siliciumfilm 3 worden door rondjes in fig.2B weergegeven).As shown in Figure 2B, predetermined parts of the Mo and SiO 2 films 6 and 5 are then etched to form a gate electrode 7 and a gate insulating film 8 in the same manner as in Figure 1E. . Thereafter, P + ions are implanted into the amorphous silicon film 3 using the gate electrode 7 and the gate insulating film 8 as masks (the phosphor ions in the amorphous silicon film 3 are shown in circles in Figure 2B).
Ontlating wordt uitgevoerd bij een temperatuur van ongeveer 600°C voor het doen groeien van de amorfe siliciumfilm 3 in de vaste toestand voor het vormen van een polysili-10 ciumfilm 4, zoals getoond is in fig.2C. Op hetzelfde moment worden de gedoteerde fosforionen electrisch geactiveerd voor het vormen van n+-type bron- en afvoergebieden 9 en 10, Daarna worden een Si02“füm 11 als een passivatiefilm en electro-den 12 en 13 gevormd voor het prepareren van een n-kanaal-15 polysilicium TFT op dezelfde manier als in fig.lG.Annealing is performed at a temperature of about 600 ° C to grow the amorphous silicon film 3 in the solid state to form a silicone film 4, as shown in Fig. 2C. At the same time, the doped phosphor ions are electrically activated to form n + type source and drain regions 9 and 10, Then an SiO 2 fum 11 as a passivation film and electrodes 12 and 13 are formed to prepare an n channel -15 polysilicon TFT in the same manner as in fig.
Volgens de bovenbeschreven uitvoeringsvorm kunnen groei in de vaste toestand van de amorfe siliciumfilm 3 en activatie van de onzuiverheden voor het vormen van de bron-en afvoergebieden 9 en 10 door een enkele ontlating worden 20 uitgevoerd. Daardoor kan, in vergelijking met de conventionele in fig.lA tot 1G getoonde werkwijze, één ontlatingsstap worden weggelaten, waardoor het fabricatieproces gesimplificeerd wordt. In het bovengenoemde ontlatingsproces, wordt de groei van de amorfe siliciumfilm 3 in de vaste toestand tege-25 lijkertijd met activatie van de geïmplanteerde onzuiverheden uitgevoerd. Daardoor kunnen de onzuiverheden in de bron- en afvoergebieden 9 en 10 uniform worden geactiveerd in vergelijking met de conventionele transistor.According to the above-described embodiment, solid-state growth of the amorphous silicon film 3 and activation of the impurities to form the source and drain regions 9 and 10 can be performed by a single annealing. Therefore, compared to the conventional method shown in Figures 1A to 1G, one annealing step can be omitted, thereby simplifying the manufacturing process. In the above annealing process, the growth of the amorphous silicon film 3 in the solid state is simultaneously performed with activation of the implanted impurities. Therefore, the impurities in the source and drain regions 9 and 10 can be activated uniformly compared to the conventional transistor.
In het bovenbeschreven ontlatingsproces, hebben 30 kristalkernen de neiging bij de met fosforionen geïmplanteerde gebieden gevormd te worden in de amorfe siliciumfilm 3 na groei van de film 3 in de vaste fase. Deze kernen groeien tot in kleine kristallen en dan tot in grote kristalkorrels, waarbij deze de grootte van de kristalkorrels in de bron- en 35 afvoergebieden 9 en 10 in vergelijking met de conventionele transistor doen toenemen. Daardoor kunnen, daar het oppervlak van de korrelgrenzen wordt verminderd in vergelijking met dat bij de conventionele transistor, de onzuiverheden op effec- * -6- tieve wijze worden geactiveerd tot een hoogte die overeenstemt met een afneming in het oppervlak van de korrelzaaiïn-gen. Door gebruikmaking van de kleine kristallen als kristal-korrels, treedt kristalgroei op langs een richting parallel 5 aan het oppervlak van de amorfe siliciumfilm 3. De grootte van de kristalkorrels in de polysiliciumfilm 4, die wordt verkregen door de bovenbeschreven groei in de vaste fase, in een kanaalgebied 4a (fig.2C) is groter dan die bij de conventionele transistor. Een kanaal wordt gevormd in het kanaalge-10 bied bij werking van de TFT. Daardoor wordt de ladingdrager-mobiliteit van de TFT volgens deze uitvoeringsvorm verbeterd in vergelijking met die van de conventionele TFT.In the annealing process described above, 30 crystal nuclei tend to form at the phosphor ion-implanted regions in the amorphous silicon film 3 after growth of the film 3 in the solid phase. These cores grow into small crystals and then into large crystal grains, increasing the size of the crystal grains in the source and drain regions 9 and 10 compared to the conventional transistor. Therefore, since the surface area of the grain boundaries is reduced compared to that of the conventional transistor, the impurities can be effectively activated to a height corresponding to a decrease in the surface area of the grain seedings. Using the small crystals as crystal grains, crystal growth occurs along a direction parallel 5 to the surface of the amorphous silicon film 3. The size of the crystal grains in the polysilicon film 4, which is obtained by the solid phase growth described above, in a channel region 4a (Fig. 2C) is larger than that of the conventional transistor. A channel is formed in the channel area upon operation of the TFT. Therefore, the charge carrier mobility of the TFT according to this embodiment is improved compared to that of the conventional TFT.
In de bovengenoemde uitvoeringsvorm treedt, daar de onzuiverheden ion-geïmplanteerd zijn voor het vormen van de bron- en afvoergebieden 9 en 10, nadat de polysiliciumfilm 2 15 met Si+-ionen is geïmplanteerd voor het vormen van de amorfe siliciumfilm 3, geen substantieel kanaaleffect van de geïmplanteerde onzuiverheden op. Het geïmplanteerde onzuiver-heidsprofiel van de TFT volgens deze uitvoeringsvorm is meer uniform dan dat van de conventionele TFT. Daardoor kunnen de 20 onzuiverheden in de bron- en afvoergebieden 9 en 10 meer uniform worden geactiveerd dan die bij de conventionele TFT.In the above embodiment, since the impurities are ion-implanted to form the source and drain regions 9 and 10, after the polysilicon film 2 is implanted with Si + ions to form the amorphous silicon film 3, there is no substantial channel effect of implanted impurities. The implanted impurity profile of the TFT according to this embodiment is more uniform than that of the conventional TFT. Therefore, the impurities in the source and drain regions 9 and 10 can be activated more uniformly than those in the conventional TFT.
De onderhavige uitvinding is verduidelijkt door de bovenbeschreven bijzondere uitvoeringsvorm, maar daartoe niet beperkt. Verscheidene veranderingen en modificaties kunnen 25 gemaakt worden binnen de gedachte en strekking van de uitvinding. Bijvoorbeeld kunnen ionen van een electrisch inactief element zoals F+ in plaats van Si+ worden gebruikt als de ion-implantatiebron voor het omzetten van de polysiliciumfilm 2 in de amorfe film. De ion-implantatiebron voor het vormen 30 van de bron- en afvoergebieden 9 en 10 is eveneens niet beperkt tot P+, maar kan worden uitgebreid tot ionen van andere elementen, indien noodzakelijk. Bovendien kan het materiaal van de poortelectrode 7 omvatten: een ander vuurvast materiaal zoals W hetgeen Mo uitsluit; 35 of een vuurvaste metaalsilicide. De polysiliciumfilm 2 kan worden vervangen door een andere dunne polykristallijne film. De polysiliciumfilm 2 kan worden gevormd door een ande- v O 7 -- -,- - ·.- ~ :j * -7- re methode zoals gloeiontladings-decompositiemethode (plasma CVD methode) in plaats van de LPCVD-methode. Volgens de gloeiontladings-decompositiemethode, kan een polysiliciumfilm 2 worden gevormd bij een temperatuur van ongeveer 200°C of 5 minder.The present invention has been illustrated by, but not limited to, the particular embodiment described above. Various changes and modifications can be made within the scope and scope of the invention. For example, ions of an electrically inactive element such as F + instead of Si + can be used as the ion implantation source for converting the polysilicon film 2 into the amorphous film. The ion implantation source for forming the source and drain regions 9 and 10 is also not limited to P +, but can be extended to ions from other elements if necessary. In addition, the material of the gate electrode 7 may include: another refractory material such as W which excludes Mo; 35 or a refractory metal silicide. The polysilicon film 2 can be replaced with another thin polycrystalline film. The polysilicon film 2 can be formed by another method such as glow discharge decomposition method (plasma CVD method) instead of the LPCVD method. According to the glow discharge decomposition method, a polysilicon film 2 can be formed at a temperature of about 200 ° C or 5 less.
Claims (5)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24123984 | 1984-11-15 | ||
| JP59241239A JPH0824184B2 (en) | 1984-11-15 | 1984-11-15 | Method for manufacturing thin film transistor |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8503123A true NL8503123A (en) | 1986-06-02 |
| NL194524B NL194524B (en) | 2002-02-01 |
| NL194524C NL194524C (en) | 2002-06-04 |
Family
ID=17071271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8503123A NL194524C (en) | 1984-11-15 | 1985-11-13 | Method for manufacturing a thin film transistor. |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0824184B2 (en) |
| KR (1) | KR930010978B1 (en) |
| CN (1) | CN85109088A (en) |
| DE (1) | DE3540452C2 (en) |
| FR (1) | FR2573248B1 (en) |
| GB (1) | GB2167899B (en) |
| NL (1) | NL194524C (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JP3556679B2 (en) * | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | Electro-optical device |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| KR950003235B1 (en) * | 1991-12-30 | 1995-04-06 | 주식회사 금성사 | Structure of semiconductor device |
| JP3587537B2 (en) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US5985741A (en) | 1993-02-15 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100612853B1 (en) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | Si-based material layer containing a silicide in the form of a wire and a method of manufacturing the same |
| CN104409635B (en) * | 2014-12-16 | 2017-02-22 | 京东方科技集团股份有限公司 | Organic thin film transistor and manufacturing method thereof, array substrate, and display unit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177084A (en) * | 1978-06-09 | 1979-12-04 | Hewlett-Packard Company | Method for producing a low defect layer of silicon-on-sapphire wafer |
| JPS558026A (en) * | 1978-06-30 | 1980-01-21 | Matsushita Electric Ind Co Ltd | Semi-conductor device manufacturing method |
| JPS5856409A (en) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | Production of semiconductor device |
| JPS59165451A (en) * | 1983-03-11 | 1984-09-18 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS61191070A (en) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | Manufacturing method of semiconductor device |
-
1984
- 1984-11-15 JP JP59241239A patent/JPH0824184B2/en not_active Expired - Lifetime
-
1985
- 1985-10-16 KR KR1019850007608A patent/KR930010978B1/en not_active IP Right Cessation
- 1985-11-11 GB GB08527737A patent/GB2167899B/en not_active Expired
- 1985-11-13 NL NL8503123A patent/NL194524C/en not_active IP Right Cessation
- 1985-11-14 DE DE3540452A patent/DE3540452C2/en not_active Expired - Fee Related
- 1985-11-15 CN CN198585109088A patent/CN85109088A/en active Pending
- 1985-11-15 FR FR858516906A patent/FR2573248B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61119079A (en) | 1986-06-06 |
| GB2167899B (en) | 1988-04-27 |
| DE3540452C2 (en) | 1999-07-29 |
| KR860004455A (en) | 1986-06-23 |
| DE3540452A1 (en) | 1986-06-05 |
| NL194524C (en) | 2002-06-04 |
| KR930010978B1 (en) | 1993-11-18 |
| JPH0824184B2 (en) | 1996-03-06 |
| NL194524B (en) | 2002-02-01 |
| CN85109088A (en) | 1986-08-27 |
| FR2573248A1 (en) | 1986-05-16 |
| FR2573248B1 (en) | 1991-06-21 |
| GB8527737D0 (en) | 1985-12-18 |
| GB2167899A (en) | 1986-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6060725A (en) | Thin film transistor using a semiconductor film | |
| US5677573A (en) | Field effect transistor | |
| US5275872A (en) | Polycrystalline silicon thin film transistor | |
| US6346486B2 (en) | Transistor device and method of forming the same | |
| US6261875B1 (en) | Transistor and process for fabricating the same | |
| JP3329512B2 (en) | Semiconductor circuit and manufacturing method thereof | |
| NL8503123A (en) | METHOD FOR MANUFACTURING A THIN FILM TRANSISTOR | |
| JPH02148831A (en) | Laser annealing method | |
| JPH0691109B2 (en) | Method for manufacturing field effect transistor | |
| JP3359691B2 (en) | Method for manufacturing thin film transistor | |
| US5460986A (en) | Process for making a power MOSFET device and structure | |
| JP3515132B2 (en) | Method for manufacturing thin film transistor | |
| JP3405955B2 (en) | Semiconductor circuit | |
| JP3744895B2 (en) | Manufacturing method of CMOS semiconductor device | |
| JPH0291932A (en) | Manufacturing method of semiconductor device | |
| JP2785294B2 (en) | Method for manufacturing semiconductor device | |
| JPS63236310A (en) | Semiconductor device and manufacture thereof | |
| JP2565192B2 (en) | Method for manufacturing semiconductor device | |
| JP3075498B2 (en) | Method for manufacturing thin film transistor | |
| JPH04307741A (en) | Manufacturing method of semiconductor device | |
| TWI222741B (en) | Metal oxide semiconductor structure with lightly doped drain and method for producing same | |
| JPH0251280A (en) | Pn junction type diode and its manufacture | |
| JP2001185732A (en) | Manufacturing method of semiconductor thin film, and thin film transistor and its manufacturing method | |
| JPH10135476A (en) | Thin film transistor and its manufacture | |
| JPH0513439A (en) | Method of manufacturing thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20030601 |