[go: up one dir, main page]

NL8302722A - Inrichting voor het bewaken van de telfunctie van tellers. - Google Patents

Inrichting voor het bewaken van de telfunctie van tellers. Download PDF

Info

Publication number
NL8302722A
NL8302722A NL8302722A NL8302722A NL8302722A NL 8302722 A NL8302722 A NL 8302722A NL 8302722 A NL8302722 A NL 8302722A NL 8302722 A NL8302722 A NL 8302722A NL 8302722 A NL8302722 A NL 8302722A
Authority
NL
Netherlands
Prior art keywords
counter
counters
parity
output
monitoring
Prior art date
Application number
NL8302722A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8302722A priority Critical patent/NL8302722A/nl
Priority to US06/632,497 priority patent/US4606057A/en
Priority to JP59156536A priority patent/JPS6052113A/ja
Priority to EP84201110A priority patent/EP0136735B1/en
Priority to DE8484201110T priority patent/DE3468601D1/de
Publication of NL8302722A publication Critical patent/NL8302722A/nl

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K21/00Details of pulse counters or frequency dividers
    • H03K21/40Monitoring; Error detection; Preventing or correcting improper counter operation

Landscapes

  • Detection And Correction Of Errors (AREA)
  • Measurement Of Radiation (AREA)
  • Debugging And Monitoring (AREA)
  • Investigating Or Analysing Biological Materials (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

W *ί EHN 10.745 1 N.v. Philips' Gloeilanpenfaharieken te Eindhoven "Inrichting voor het bewaken van de telfunctie van tellers"
De uitvinding heeft betrekking op een inrichting voor het besraken van de telfunctie van een aantal n(n ^ 2) tellers welke isochroon bedreven worden.
Ctn een binaire teller op juiste werking te ccntro-5 leren is het bekend cm de teller te dupliceren en aan beide tellers de te tellen irrpulsen toe te voeren. Na elke telirtpuls worden hetzij de teller standen, hetzij over de tellerstanden gegenereerde pariteiten met elkaar vergeleken. Bij constatering van niet-identieke tellerstanden of ongelijke pariteiten wordt een alarmsignaal opgewekt.
10 Dit alarmsignaal duidt ercp dat in een van beide tellers of in een van de beide pariteitsgeneratoren een defect is opgetreden.
Indien in een systeem meerdere tellers vereist zijn die niet synchroon maar wel isochroon bedreven worden zouden al deze tellers gedupliceerd dienen te worden indien tot bovenstaande 15 wijze van controle van de juiste werking wordt besloten. Dit leidt tot een omvangrijke uitbreiding van het systeem.
De uitvinding beoogt een inrichting te verschaffen waarmee de telfunctie van een aantal isochrone tellers op eenvoudige wijze bewaakt wordt. Om dit te bereiken is de in de aanhef ontschreven 20 inrichting volgens de uitvinding hierdoor gekenmerkt, dat op elke teller een pariteitsgenerator is aangesloten voor het genereren van de pariteit van de momentele teller stand, dat op elk van de (n-1) pariteitsgeneratoren welke zijn aangesloten op de tellers met de hoogste tellerstand een schuifregister is aangesloten voor het ver-25 schuiven van de pariteit van de betreffende pariteitsgenerator over een aantal posities dat overeenkomt met het verschil in tellerstand van de betreffende teller met de teller met de laagste tellerstand, dat een uitgang van elk van de (n-1) schuifregisters én een uitgang van de pariteitsgenerator welke is aangesloten cp de teller met de 30 laagste tellerstand zijn aangesloten op een logisch circuit, dat aan een uitgang van het logisch circuit een eerste signaal wordt afgegeven indien op alle ingangen dezelfde pariteit wordt aangeboden, terwijl een tweede signaal wordt af gegeven indien zulks niet het geval is.
8302722 PHN 10.745 2 4 'i
De uitvinding berust op het inzicht niet de tellers te dupliceren maar de aanwezige tellers als duplicaat van en voor elkaar te benutten.
Verdere bijzonderheden van de inrichting overeen-g komstig de uitvindingzaillen aan de hand van het in de enige figuur weergegeven uiivQedhgsvoorbeeld worden beschreven.
De figuur toont een aantal binaire tellers (i * 1, 2, ..., n-1f n^2) elk voorzien van een ingang 1^ voor het toevoeren van telimpulsen. Op een uitgang van elke teller is een pariteitsgenerator PC^ aangesloten welke de pariteit genereert van de tellerstand van de teller waarop deze is aangesloten. De tellers worden isochroon beschreven hetgeen: inhoudt dat aan alle tellers telkens opnieuw en gelijktijdig telimpulsen worden toegevoerd maar dat de tellerstanden van de tellers onderling ongelijk kunnen zijn.
15 Het onderlinge verschil in tellerstand is evenwel constant. Omdat de tellerstanden van de tellers CNI^ ongelijk zijn zullen de daaruit opgewekte pariteiten in.het algemeen ook ongelijk zijn.
De pariteitsbits van de (n-1) tellers met de hoogste tellerstand worden toegevoerd aan een schuifregister 2Q Sïb (i = 1, 2, ..., n-1) dat daartoe op een uitgang van de betreffende pariteitsgenerator is aangesloten. (In de figuur is aangenomen dat de tellers CNT^ tot en met CNT^ de hoogste tellerstand bezitten)
Het schuifregister SR^ vertraagt (of verschuift) de aangeboden pariteitsbits over het aantal posities dat overeenkomt met het verschil tussen 25 de tellerstand van de betreffende teller (CNTl) en de tellerstand van de teller met de laagste tellerstand (CNTn). Is de momentele tellerstand van teller CNT^ bijvoorbeeld 137/ van teller CNT^ 87 en van teller CNTn 18 dan zal schuifregister SR^ 119 schuifposities en schuifregister SRn_^ 69 schuifposities dienen te bevatten. De uitgangs-3Q signalen van de schuifregisters SR1 tot en met SR^ zijn thans synchroon met het uitgangssignaal van teller CNTn. Deze signalen worden toegevoerd aan een exclusieve of-schakeling LC. Aan een uitgang OUT van de exclusieve of-schakeling LC wordt een eerste signaal afgegeven indien alle ingangssignalen gelijk zijn en een tweede 35 signaal indien niet alle ingangssignalen gelijk zijn. In het eerste genoemde geval betekent dat dat alle aangeboden pariteitsbits gelijk zijn (allen "1" of allen "0") en mag daaruit geconcludeerd worden, althans met hoge waarschijnlijkheid aangenomen worden, dat de teller- 8302722 HïN 10.745 3 ft».
-* ...... . .* standen waarop de pariteitsbits betrekking hebben isochroon zijn. In het geval een tweede signaal aan uitgang OUT wordt af gegeven zijn niet alle pariteitsbits aan elkaar gelijk geweest en is de isochroniteit kennelijk verstoord.
5 Een inrichting voor het bewaken van de telfunctie van isochrone tellers vindt met name toepassing in gevallen waar twee tellers (n=2) worden gebruikt zoals bijvoorbeeld de bewaking van afzonderlijke schrijf- en leestellers voor geheugenadressering.
10 15 20 25 1 8302722 35

Claims (1)

  1. PHN 10.745 4 Inrichting voor het bewaken van de telfunctie van een aantal n(n 2) tellers welke isochroon bedreven werden met het kenmerk, dat op elke teller een pariteitsgenerator is aangesloten voor het genereren van de pariteit van de momentele teller stand, dat 5 op elk van de (n-1) pariteitsgeneratoren welke zijn aangesloten op de tellers met de hoogste tellerstand een schuif register is aangesloten voor het verschuiven van de pariteit van de betreffende pariteitsgenerator over een aantal posities dat overeenkomt met het verschil in tellerstand van de betreffende teller met de teller met de laagste 10 tellerstand, dat een uitgang van elk van de (n-1) schuifregisters én een uitgang van de pariteitsgenerator welke is aangesloten op de teller met de laagste tellerstand zijn aangesloten op een logisch circuit, dat aan de uitgang van het logisch circuit een eerste signaal wordt afgegeven indien op alle ingangen dezelfde pariteit wórdt aange-15 boden, terwijl een tweede signaal wordt af gegeven indien zulks niet het geval is. 20 25 1 35 8302722
NL8302722A 1983-08-01 1983-08-01 Inrichting voor het bewaken van de telfunctie van tellers. NL8302722A (nl)

Priority Applications (5)

Application Number Priority Date Filing Date Title
NL8302722A NL8302722A (nl) 1983-08-01 1983-08-01 Inrichting voor het bewaken van de telfunctie van tellers.
US06/632,497 US4606057A (en) 1983-08-01 1984-07-19 Arrangement for checking the counting function of counters
JP59156536A JPS6052113A (ja) 1983-08-01 1984-07-28 カウンタ計数機能点検装置
EP84201110A EP0136735B1 (en) 1983-08-01 1984-07-30 Arrangement for checking the counting function of counters
DE8484201110T DE3468601D1 (en) 1983-08-01 1984-07-30 Arrangement for checking the counting function of counters

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8302722A NL8302722A (nl) 1983-08-01 1983-08-01 Inrichting voor het bewaken van de telfunctie van tellers.
NL8302722 1983-08-01

Publications (1)

Publication Number Publication Date
NL8302722A true NL8302722A (nl) 1985-03-01

Family

ID=19842219

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8302722A NL8302722A (nl) 1983-08-01 1983-08-01 Inrichting voor het bewaken van de telfunctie van tellers.

Country Status (5)

Country Link
US (1) US4606057A (nl)
EP (1) EP0136735B1 (nl)
JP (1) JPS6052113A (nl)
DE (1) DE3468601D1 (nl)
NL (1) NL8302722A (nl)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046076A (en) * 1988-09-19 1991-09-03 Dynetics Engineering Corporation Credit card counter with phase error detecting and precount comparing verification system
US5440604A (en) * 1994-04-26 1995-08-08 Unisys Corporation Counter malfunction detection using prior, current and predicted parity
US11374576B1 (en) * 2020-12-30 2022-06-28 Texas Instruments Incorporated Self-diagnostic counter

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3113204A (en) * 1958-03-31 1963-12-03 Bell Telephone Labor Inc Parity checked shift register counting circuits
US3117219A (en) * 1960-12-21 1964-01-07 Honeywell Regulator Co Electrical circuit operation monitoring apparatus
JPS4832923B1 (nl) * 1967-05-23 1973-10-09
US3567916A (en) * 1969-01-22 1971-03-02 Us Army Apparatus for parity checking a binary register
US3668431A (en) * 1970-10-23 1972-06-06 Burroughs Corp Functions comparing circuit
US3898444A (en) * 1973-12-28 1975-08-05 Ibm Binary counter with error detection and transient error correction
US3911261A (en) * 1974-09-09 1975-10-07 Ibm Parity prediction and checking network
JPS5283046A (en) * 1975-12-30 1977-07-11 Fujitsu Ltd Check system of error detection circuit
US4130818A (en) * 1977-04-21 1978-12-19 Communications Satellite Corporation Analog threshold decoding
US4278898A (en) * 1979-08-13 1981-07-14 The United States Of America As Represented By The Secretary Of The Navy Frequency comparator for electronic clocks
NL8006040A (nl) * 1979-11-09 1981-06-01 Gen Signal Corp Storingsveilige tijdregelinrichting.

Also Published As

Publication number Publication date
EP0136735A1 (en) 1985-04-10
EP0136735B1 (en) 1988-01-07
JPS6052113A (ja) 1985-03-25
US4606057A (en) 1986-08-12
JPH04417B2 (nl) 1992-01-07
DE3468601D1 (en) 1988-02-11

Similar Documents

Publication Publication Date Title
NL8302722A (nl) Inrichting voor het bewaken van de telfunctie van tellers.
US5003541A (en) Method and circuit for semiconductor memory processing of video signals with Reed-Solomon error detection
KR930013926A (ko) 복수개의 서브-회로 및 클럭신호 재생회로를 구비하는 회로장치
SU1566353A1 (ru) Устройство дл контрол многовыходных цифровых узлов
NL8400358A (nl) Inrichting voor de pariteitsbewaking van pariteitsbits bevattende bitgroepen.
JPS6249453A (ja) 疑似障害発生回路
SU1092508A1 (ru) Устройство дл контрол и локализации неисправностей логических схем
JPH05126905A (ja) 高速故障プロセツサ
JP2978649B2 (ja) メモリスイッチ監視方式
JP2697021B2 (ja) アラーム収集方式
JPS63141158A (ja) 複数の電子回路基板を備えた電子装置
SU1472907A1 (ru) Сигнатурный анализатор
SU1056200A1 (ru) Устройство дл контрол считываемой информации
JPH0546419A (ja) Fifoメモリのエラー検出処理方式
JPH0541643A (ja) クロツク障害検出方式
JPS62213337A (ja) フレ−ム同期保護方式
JPH10145878A (ja) プロテクションスイッチ
JPH09319457A (ja) タイミング信号生成回路
JPH11144468A (ja) アドレス遷移検出回路
JPH03147438A (ja) パターン検出回路
JPH088506B2 (ja) パリティチェック方式
JPH0275078A (ja) ネットワーク制御装置の試験方法
GB1403805A (en) Testing of non-linear circuits
JPS62299156A (ja) 実装状態収集方式
JPS62202238A (ja) クロツク障害検出回路

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed