NL2034619B1 - Hard-coding an ic-specific code in an integrated circuit - Google Patents
Hard-coding an ic-specific code in an integrated circuit Download PDFInfo
- Publication number
- NL2034619B1 NL2034619B1 NL2034619A NL2034619A NL2034619B1 NL 2034619 B1 NL2034619 B1 NL 2034619B1 NL 2034619 A NL2034619 A NL 2034619A NL 2034619 A NL2034619 A NL 2034619A NL 2034619 B1 NL2034619 B1 NL 2034619B1
- Authority
- NL
- Netherlands
- Prior art keywords
- integrated circuit
- wafer
- interconnections
- portions
- specific code
- Prior art date
Links
- 238000012545 processing Methods 0.000 claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 106
- 238000000034 method Methods 0.000 claims description 84
- 230000008569 process Effects 0.000 claims description 53
- 238000002161 passivation Methods 0.000 claims description 37
- 238000001459 lithography Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 14
- 239000002356 single layer Substances 0.000 claims description 3
- 238000005286 illumination Methods 0.000 claims 2
- 235000012431 wafers Nutrition 0.000 description 72
- 229910052751 metal Inorganic materials 0.000 description 34
- 239000002184 metal Substances 0.000 description 34
- 239000004065 semiconductor Substances 0.000 description 15
- 238000013461 design Methods 0.000 description 9
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 7
- 238000010894 electron beam technology Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012993 chemical processing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54413—Marks applied to semiconductor devices or parts comprising digital information, e.g. bar codes, data matrix
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Claims (15)
- CONCLUSIESI. Een werkwijze voor het vervaardigen van een geintegreerde schakeling (11) met een vooraf bepaalde specifieke code voor die geïntegreerde schakeling hardgecodeerd in de structuur van de geïntegreerde schakeling, omvattende de stappen van: een veelvoud van identieke geïntegreerde schakelingen vormen (10) in een veelvoud van eerste lagen op een wafer gebruikmakend van een eerste verwerkingsgedeelte (1); en de wafer inclusief het veelvoud aan identieke geïntegreerde circuits (11) verwerken (30) in een tweede verwerkingsgedeelte (3) welke gebruikt maakt van een maskerloos lithografieproces, het verwerken omvattende: een veelvoud aan programmeerbare geleidende connecties (48a) vormen in ten minste een verdere schakeling laag (48) op de wafer, waarin het veelvoud aan programmeerbare geleidende connecties (48a) elk interconnecties vormen tussen twee of meer schakeling gedeeltes van het veelvoud aan identieke geïntegreerde schakelingen, en waarin het veelvoud aan programmeerbare geleidende connecties elk een doelgedeelte (57) omvatten, waarbij het doelgedeelte wordt gerangschikt in een array op vooraf bepaalde posities op de wafer; een geselecteerde verzameling van doelgedeeltes (57) belichten, waarin de geselecteerde verzameling van de doelgedeeltes verschillend is voor verschillende van het veelvoud aan identieke geïntegreerde schakelingen op de wafer; de wafer etsen om gedeeltes van de programmeerbare geleidende connecties (48a) te verwijderen bij de belichte doelgedeeltes om de onderlinge verbinden te verwijderen tussen de schakeling gedeeltes van het veelvoud aan identieke geïntegreerde schakelingen, waarin de overblijvende onderlinge verbindingen en de verwijderde onderlinge verbindingen een specifieke code implementeren in elk van het veelvoud aan identieke geïntegreerde schakelingen; en de wafer snijden om de geïntegreerde schakelingen (11) te scheiden van de overblijvende van het veelvoud aan identieke geïntegreerde schakelingen.
- 2. De werkwijze volgens conclusie 1, verder omvattende een passiveringslaag vormen over de eerste lagen van de wafer in het eerste verwerkingsgedeelte, en waarbij het veelvoud aan geleidende verbindingen gevormd in het tweede verwerkingsgedeelte (3) zijn gevormd tenminste gedeeltelijk bovenop de passivering.
- 3. De werkwijze volgens een van de voorgaande conclusies, verder omvattende een tweede passiveringslaag vormen over de eerste passiveringslaag en het veelvoud aan geleidende verbindingen.
- 4. De werkwijze volgens een van de voorgaande conclusies, verder omvattende een ets- stop-laag vormen over de eerste passiveringslaag, het veelvoud aan programmeerbare geleidende verbindingen wordt gevormd over de ets-stop-laag.
- 5S. De werkwijze volgens een van de voorgaande conclusies, waarbij belichten van de geselecteerde verzameling doelgedeeltes omvat de doelgedeeltes belichten met een maskerloze lithografie werktuig.
- 6. De werkwijze volgens een van de voorgaande conclusies, waarbij de doelgedeeltes zijn uitgelijnd in een of meer rijen en kolommen om belichting van de doelgedeeltes door een scannerbelichtingsstraal mogelijk te maken.
- 7. De werkwijze volgens een van de voorgaande conclusies, waarbij het veelvoud aan identieke geintegreerde schakelingen in combinatie met hun respectievelijke overblijvende en verwijderde onderlinge verbindingen elk een read-only memory vormen die de geïntegreerde schakeling specifieke code opslaat.
- 8. De werkwijze volgens een van de voorgaande conclusies, waarbij het tweede verwerkingsgedeelte substantieel dezelfde materialen en substantieel dezelfde verwerkingsstappen gebruikt als gebruikt in het eerste verwerkingsgedeelte.
- 9. De werkwijze volgens een van de voorgaande conclusies, waarbij de hardgecodeerde geïntegreerde schakeling specifieke code geïmplementeerd in elk van het veelvoud aan identieke geïntegreerde schakelingen verschillend is in verschillende van het veelvoud aan identieke geïntegreerde schakelingen.
- 10. De werkwijze volgens een van de conclusies 1-8, waarbij een verschillende hardgecodeerde geïntegreerde schakeling specifieke code geïmplementeerd is in elk van het veelvoud aan identieke geïntegreerde schakelingen.
- 11. Een geïntegreerde schakeling vervaardigd volgens de methode volgens een of meer der voorgaande conclusies, in het bijzonder waarbij de schakeling is voorzien van een, verder in het bijzonder vooraf bepaalde, geïntegreerde schakeling specifieke code, hard gecodeerd opgeslagen in de geïntegreerde schakeling.
- 12. Een geïntegreerde schakeling, in het bijzonder volgens conclusie 11, met een vooraf bepaalde geïntegreerde schakeling specifieke code hardgecodeerd in de structuur van de geïntegreerde schakeling, de geïntegreerde schakeling omvattende: een veelvoud aan identieke schakelingen gevormd in een veelvoud aan eerste lagen, en een veelvoud aan programmeerbare geleidende verbindingen die elk een elektrische onderlinge verbinding tussen twee of meer schakelinggedeeltes maken van een respectievelijke van het veelvoud aan identieke schakelingen, waarbij het veelvoud aan programmeerbare geleidende verbindingen elk een doelgedeelte omvatten, het doelgedeelte aangebracht bij een vooraf bepaalde positie op een enkele laag; waarbij geselecteerden van de doelgedeeltes kennelijk geëtst zijn, althans daartoe bestemd zijn, om gedeeltes van de respectievelijke programmeerbare geleidende verbindingen te verwijderen op de respectievelijke doelgedeeltes om de onderlinge verbindingen te breken tussen de respectievelijke schakeling gedeeltes van de respectievelijke geïntegreerde schakelingen, and waarbij de overblijvende onderlinge verbindingen en de verwijderde, althans daartoe bestemde onderlinge verbindingen, in conjunctie met het veelvoud aan identieke schakelingen, de hardgecodeerde geïntegreerde schakeling specieke code implementeren in de geïntegreerde schakeling.
- 13. De geïntegreerde schakeling volgens conclusie 12, verder omvattende een passiveringslaag gevormd over de eerste lagen, en waarbij het veelvoud aan geleidende verbindingen zijn gevormd tenminste gedeeltelijk bovenop de eerste passiveringslaag.
- 14. De geïntegreerde schakeling volgens een van de conclusies 12-13, waarbij het veelvoud aan identieke schakelingen in combinatie met hun respectievelijke overblijvende en verwijderde onderlinge verbindingen een read-only memory vormen die de hardgecodeerde geïntegreerde schakeling specifieke code opslaat.
- 15. De geïntegreerde schakeling volgens een van de conclusies 12-14, verder omvattende een of meer bond pads elektrisch verbindbaar met het veelvoud aan identieke schakelingen, waarbij de hardgecodeerde geïntegreerde schakeling specifieke code leesbaar is van de een of meer bond pads.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL2034619A NL2034619B1 (en) | 2023-04-18 | 2023-04-18 | Hard-coding an ic-specific code in an integrated circuit |
| PCT/IB2024/053760 WO2024218689A1 (en) | 2023-04-18 | 2024-04-17 | Hard-coding an ic-specific code in an integrated circuit, device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL2034619A NL2034619B1 (en) | 2023-04-18 | 2023-04-18 | Hard-coding an ic-specific code in an integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL2034619B1 true NL2034619B1 (en) | 2024-10-28 |
Family
ID=87974331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL2034619A NL2034619B1 (en) | 2023-04-18 | 2023-04-18 | Hard-coding an ic-specific code in an integrated circuit |
Country Status (2)
| Country | Link |
|---|---|
| NL (1) | NL2034619B1 (nl) |
| WO (1) | WO2024218689A1 (nl) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642307A (en) | 1992-07-09 | 1997-06-24 | Advanced Micro Devices, Inc. | Die identifier and die indentification method |
| US20060267136A1 (en) | 2005-05-24 | 2006-11-30 | International Business Machines Corporation | Integrated circuit (ic) with on-chip programmable fuses |
| US7183623B2 (en) | 2001-10-02 | 2007-02-27 | Agere Systems Inc. | Trimmed integrated circuits with fuse circuits |
| US20080121709A1 (en) | 2004-12-13 | 2008-05-29 | Tokyo Electron Limited | Semiconductor Chip With Identification Codes, Manufacturing Method Of The Chip And Semiconductor Chip Management System |
| US20120161278A1 (en) * | 2010-12-23 | 2012-06-28 | Thorsten Meyer | Method and system for providing fusing after packaging of semiconductor devices |
| WO2018047981A1 (en) * | 2016-09-08 | 2018-03-15 | Mapper Lithography Ip B.V. | Secure chips with serial numbers |
| WO2018117275A1 (en) | 2016-12-23 | 2018-06-28 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US20200043562A1 (en) * | 2018-08-01 | 2020-02-06 | Infineon Technologies Ag | Method for programming a one-time programmable structure, semiconductor component and radio frequency component |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1044044B1 (en) | 2020-05-28 | 2022-05-24 | Sandgrain B V | Centralized handling of ic identification codes |
-
2023
- 2023-04-18 NL NL2034619A patent/NL2034619B1/en active
-
2024
- 2024-04-17 WO PCT/IB2024/053760 patent/WO2024218689A1/en unknown
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642307A (en) | 1992-07-09 | 1997-06-24 | Advanced Micro Devices, Inc. | Die identifier and die indentification method |
| US7183623B2 (en) | 2001-10-02 | 2007-02-27 | Agere Systems Inc. | Trimmed integrated circuits with fuse circuits |
| US20080121709A1 (en) | 2004-12-13 | 2008-05-29 | Tokyo Electron Limited | Semiconductor Chip With Identification Codes, Manufacturing Method Of The Chip And Semiconductor Chip Management System |
| US20060267136A1 (en) | 2005-05-24 | 2006-11-30 | International Business Machines Corporation | Integrated circuit (ic) with on-chip programmable fuses |
| US20120161278A1 (en) * | 2010-12-23 | 2012-06-28 | Thorsten Meyer | Method and system for providing fusing after packaging of semiconductor devices |
| WO2018047981A1 (en) * | 2016-09-08 | 2018-03-15 | Mapper Lithography Ip B.V. | Secure chips with serial numbers |
| WO2018117275A1 (en) | 2016-12-23 | 2018-06-28 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US20200043562A1 (en) * | 2018-08-01 | 2020-02-06 | Infineon Technologies Ag | Method for programming a one-time programmable structure, semiconductor component and radio frequency component |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024218689A1 (en) | 2024-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9685410B2 (en) | Semiconductor device security | |
| JP3470960B2 (ja) | 混合ヒューズ技術 | |
| US10679912B2 (en) | Wafer scale testing and initialization of small die chips | |
| KR20090017466A (ko) | 반도체 집적 회로 장치 | |
| JP2008085342A (ja) | 集積回路を識別および／またはプログラムするための方法 | |
| US5111273A (en) | Fabrication of personalizable integrated circuits | |
| NL2034619B1 (en) | Hard-coding an ic-specific code in an integrated circuit | |
| US6346748B1 (en) | Electronic circuit structure with photoresist layer that has non-precision openings formed by a laser | |
| KR100859825B1 (ko) | 개별화된 하드웨어 | |
| US20010046730A1 (en) | Method of designing/manufacturing semiconductor integrated circuit device using combined exposure pattern and semiconductor integrated circuit device | |
| US20120012943A1 (en) | Anti-fuse of semiconductor device and method of manufacturing the same | |
| US7648912B1 (en) | ASIC customization with predefined via mask | |
| JP2001085526A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100281031B1 (ko) | 감광성 소프트 패시베이션층을 갖춘 집적회로 | |
| US6355969B1 (en) | Programmable integrated circuit structures and methods for making the same | |
| NL2034620B1 (en) | Integrated circuit with hard-coded ic-specific code | |
| JP3531863B2 (ja) | ウェーハ・レベルの集積回路の構造およびそれを製造するための方法 | |
| US6598217B1 (en) | Method of mounting fabrication-historical data for semiconductor device, and semiconductor device fabricated by such a method | |
| US11469178B2 (en) | Metal-free fuse structures | |
| TWI645525B (zh) | 內連線結構 | |
| KR100341531B1 (ko) | 집적회로용스테퍼스캐너리소그래피및공통마스크임의선택리소그래피 | |
| US20010045417A1 (en) | Implementation of laser technology | |
| JPH0574748A (ja) | 来歴情報記録方式、及び半導体集積回路 | |
| CN116348818A (zh) | 在半导体晶片的前表面上制造电子元件组件的方法 | |
| KR101110479B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 |