NL1006162C2

NL1006162C2 - Method for manufacturing an integrated circuit with conductor structures.

Info

Publication number: NL1006162C2
Application number: NL1006162A
Authority: NL
Inventors: Tri-Rung Yew; Water Lur; Shih-Wei Sun; Mong-Chung Liu
Original assignee: United Microelectronics Corp
Priority date: 1997-05-09
Filing date: 1997-05-29
Publication date: 1998-12-01
Also published as: FR2763424A1; GB9709431D0; GB2325083B; FR2763424B1; GB2325083A; JPH10335456A; DE19719909A1

Description

Titel: Werkwijze voor het vervaardigen van een geïntegreerde keten met geleiderstructuren.Title: Method for manufacturing an integrated circuit with conductor structures.

De onderhavige uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een geïntegreerde keten met geleiderstructuren in een eerste laag en geleiderstructuren in een tweede laag, omvattende de volgende 5 stappen: het verschaffen van een substraat dat één of meer geïntegreerde keteninrichtingen bevat; het verschaffen van een eerste isolerende laag, die siliciumoxyde bevat, over het substraat; 10 het verschaffen van een etsstoplaag, die siliciumnitride bevat, over de eerste isolerende laag; het dessineren van de etsstoplaag om openingen te bepalen in de gedessineerde etsstoplaag, corresponderende met posities waarbij geleiderstructuren in de eerste laag moeten 15 worden gevormd; het verschaffen van een tweede isolerende laag, die siliciumoxyde bevat, over de gedessineerde etsstoplaag; het vormen van een masker in de tweede laag over de tweede isolerende laag, waarbij het masker in de tweede laag 20 openingen heeft, die corresponderen met posities, waar geleiderstructuren in de tweede laag moeten worden gevormd; het etsen door de openingen in het masker in de tweede laag om geleideropeningen in de tweede laag te vormen in de tweede isolerende laag en het etsen door de openingen 25 in de gedessineerde etsstoplaag om de geleideropeningen in de eerste laag te vormen in de eerste isolerende laag; en het neerslaan van metaal in de geleideropeningen in de tweede laag en in de geleideropeningen in de eerste laag. Een dergelijke werkwijze is bekend uit de 30 internationale octrooiaanvrage WO 96/12297.The present invention relates to a method of manufacturing an integrated circuit with conductor structures in a first layer and conductor structures in a second layer, comprising the following 5 steps: providing a substrate containing one or more integrated circuit devices; providing a first insulating layer containing silicon oxide over the substrate; Providing an etch stop layer containing silicon nitride over the first insulating layer; patterning the etch stop layer to define openings in the patterned etch stop layer, corresponding to positions where conductor structures are to be formed in the first layer; providing a second insulating layer containing silicon oxide over the patterned etch stop layer; forming a mask in the second layer over the second insulating layer, the mask in the second layer having openings corresponding to positions where conductor structures are to be formed in the second layer; etching through the openings in the mask in the second layer to form conductor openings in the second layer in the second insulating layer and etching through the openings 25 in the patterned etching stop layer to form the conductor openings in the first layer in the first insulating layer ; and depositing metal in the conductor openings in the second layer and in the conductor openings in the first layer. Such a method is known from international patent application WO 96/12297.

Hierin wordt een duaal damasceringsproces beschreven voor een meerlaags-metallisatie- en interconnectiestructuur.It describes a dual damascene process for a multi-layer metallization and interconnection structure.

1006162 21006162 2

Hierbij is de etsstoplaag voorzien van rechte randen, waardoor de openingen in de eerste isolerende laag niet optimaal kunnen worden gevuld.The etching stop layer is provided with straight edges, so that the openings in the first insulating layer cannot be optimally filled.

De uitvinding voorziet nu hierin en de werkwijze 5 volgens de uitvinding wordt daartoe gekenmerkt doordat de openingen in de gedessineerde etsstoplaag afgeschuind zijn, zodat een bovenste deel van de openingen in de gedessineerde etsstoplaag breder is dan een onderste deel van de openingen in de gedessineerde etsstoplaag.The invention now provides for this and the method according to the invention is therefore characterized in that the openings in the patterned etching stop layer are beveled, so that an upper part of the openings in the patterned etching stop layer is wider than a lower part of the openings in the patterned etching stop layer.

10 Een dergelijke afgeschuinde rand voor de openingen in de etsstoplaag verschaft nu een betere vulling van de openingen naar de eerste isolerende laag, waardoor geleiderstructuren van betere kwaliteit mogelijk zijn.Such a chamfered edge for the openings in the etch stop layer now provides better filling of the openings to the first insulating layer, allowing for better quality conductor structures.

De uitvinding zal nu aan de hand van de tekeningen en 15 de beschrijving in het volgende worden toegelicht.The invention will now be elucidated with reference to the drawings and the description in the following.

Figuren 1-7 geven als achtergrondinformatie een gebruikelijk proces weer voor het vormen van een tweelaags-verbindingsstructuur.Figures 1-7 illustrate, as background information, a common process for forming a two-layer bond structure.

Figuren 8-14 geven aspecten weer van een 20 conventioneel duaal damasceringsproces voor het vormen van een tweelaags-verbindingsstructuur.Figures 8-14 illustrate aspects of a conventional dual damascene process to form a two-layer bond structure.

Figuren 15-21 geven aspecten weer van een duaal damasceringsproces in overeenstemming met voorkeursuitvoerings-vormen van de onderhavige uitvinding.Figures 15-21 depict aspects of a dual damascus process in accordance with preferred embodiments of the present invention.

25 Veel hooggeïntegreerde halfgeleiderketens maken gebruik van meerlaags-bedradingslijnstructuren voor het onderling verbinden van gebieden binnen inrichtingen en voor het onderling verbinden van één of meer inrichtingen binnen de geïntegreerde ketens. Bij het vormen van dergelijke 30 structuren is het gebruikelijk om te voorzien in bedradingslijnen of verbindingsstructuren in een eerste of onderste laag en vervolgens een bedradingslijn in een tweede laag te vormen in contact met de bedradingslijnen of verbindingsstructuren in de eerste laag. Een verbinding in de 35 eerste laag zou kunnen worden gevormd in contact met een gedoteerd gebied binnen het substraat van een geïntegreerde 10061 3 keteninrichting. Ook zou een verbinding in de eerste laag kunnen worden gevormd tot een bedradingslijn van polysilicium of metaal die in contact is met één of meer inrichtingsstructuren in of op het substraat van de 5 geïntegreerde keteninrichting. Eén of meer verbindingen worden op typerende wijze gevormd tussen de bedradingslijn of verbinding in de eerste laag en andere delen van de geïntegreerde keteninrichting of met structuren die buiten de geïntegreerde keteninrichting liggen. Dit wordt gedeeltelijk 10 gedaan door de tweede laag van bedradingslijnen.Many highly integrated semiconductor chains use multi-layer wiring line structures to interconnect regions within devices and to interconnect one or more devices within the integrated circuits. In forming such structures, it is common to provide wiring lines or connection structures in a first or bottom layer and then to form a wiring line in a second layer in contact with the wiring lines or connection structures in the first layer. A junction in the first layer could be formed in contact with a doped region within the substrate of an integrated 10061 3 chain device. Also, a connection in the first layer could be formed into a wiring line of polysilicon or metal that contacts one or more device structures in or on the substrate of the integrated circuit device. One or more connections are typically formed between the wiring line or connection in the first layer and other parts of the integrated circuit device or with structures outside the integrated chain device. This is partly done by the second layer of wiring lines.

Een gebruikelijke strategie voor het vormen van een tweelaags-bedradingsstructuur wordt weergegeven in fig. 1-7. Onder verwijzing naar fig. 1 wordt een tweelaags-verbindingsstructuur gevormd over een substraat 10, waarin de 15 inrichtingsstructuren van een geïntegreerde keten zijn gevormd. Op gebruikelijke wijze omvat het substraat 10 structuren zoals MOSFETs of bipolaire transistors en gedoteerde contactgebieden die moeten worden verbonden met andere delen van de geïntegreerde keten of met I/O 20 aansluitingen die zijn aangebracht met de geïntegreerde keten. De oppervlakte van het substraat 10 kan de oppervlakte zijn van een siliciuminrichtingsstructuur, omvattende één of meer gedoteerde gebieden, of het oppervlak van het substraat 10 kan een isolerende laag zijn. Op typerende wijze zal, 25 indien het oppervlak van het substraat 10 een isolerende laag is, de laag meer dan 1000 A dik zijn en zal verticale verbindingen bevatten die gevuld zijn met geleiders die verbonden zijn met inrichtingen in het substraat. Een oxydelaag 12 wordt op typerende wijze neergeslagen over het 30 substraat 10 door chemische opdamping (CVD) uit een TEOS brongas tot een dikte van 4000-6000 A of meer als een beginstap in het proces voor het vormen van de verbindingsstructuur met twee lagen.A common strategy for forming a two-layer wiring structure is shown in Figures 1-7. With reference to Fig. 1, a two-layer bonding structure is formed over a substrate 10, in which the integrated circuit device structures are formed. Conventionally, the substrate 10 includes structures such as MOSFETs or bipolar transistors and doped contact areas to be connected to other parts of the integrated circuit or to I / O terminals provided with the integrated circuit. The surface of the substrate 10 can be the surface of a silicon device structure, comprising one or more doped regions, or the surface of the substrate 10 can be an insulating layer. Typically, if the surface of the substrate 10 is an insulating layer, the layer will be more than 1000 Å thick and will contain vertical joints filled with conductors connected to devices in the substrate. An oxide layer 12 is typically deposited over the substrate 10 by chemical vapor deposition (CVD) from a TEOS source gas to a thickness of 4000-6000 Å or more as an initial step in the process of forming the two-layer bond structure.

De posities van de verbindingsstructuren in de eerste 35 laag worden bepaald door een gebruikelijk foto- lithografieproces dat openingen 14 vormt door de oxydelaag 12 1006162 4 (fig.2) waarbij de verbindingen in de eerste laag zullen worden gevormd. In het algemeen maken de openingen 14 alle geleiders of gedoteerde gebieden in het substraat of delen ervan waarin verbindingen worden gevormd, vrij. De openingen 5 14 worden gevuld met een metaalverbinding 16 die bijvoorbeeld kan bestaan uit een dunne "lijm" of adhesielaag over het binnenoppervlak van de contactopening 14 en over het vrijgegeven oppervlak van het substraat 10. Geschikte adhesielagen omvatten titaniumnitride en andere geleidende 10 materialen inclusief hittebestendige metalen. De rest van de opening 14 wordt gevuld met een metaal zoals wolfraam om de verbinding 16 te vormen. Het wolfraamdeel van de verbinding zou kunnen worden gevormd door CVD of door selectieve CVD, gevolgd door een terugets- of polijstproces. De resulterende 15 structuur wordt getoond in fig. 3.The positions of the bonding structures in the first 35 layer are determined by a conventional photolithography process that forms gaps 14 through the oxide layer 12 1006162 4 (Figure 2) where the bonds will be formed in the first layer. Generally, the openings 14 release any conductors or doped regions in the substrate or parts thereof in which bonds are formed. The openings 5 14 are filled with a metal compound 16, which may for example consist of a thin "glue" or adhesion layer over the inner surface of the contact opening 14 and over the exposed surface of the substrate 10. Suitable adhesion layers include titanium nitride and other conductive materials including heat resistant metal. The rest of the opening 14 is filled with a metal such as tungsten to form the joint 16. The tungsten portion of the compound could be formed by CVD or selective CVD, followed by a etch-back or polishing process. The resulting structure is shown in Figure 3.

Onder verwijzing naar fig. 4 wordt een metaallaag 18 neergeslagen tot een dikte die geschikt is voor bedradings-lijnen in een tweede laag over het oppervlak van de oxydelaag 12 en over de metalen plug 16. De metaallaag 18 zal worden 20 gedessineerd in de bedradingslijnen in de tweede laag en kan een enkele laag aluminium zijn of de laag 18 kan een meerlaags-bedradingsstructuur zijn die hittebestendige metalen of verbindingen die hittebestendige metalen bevatten omvat, samen met andere minder dure metalen. De 25 bedradingslijnen 20 in de tweede laag worden bepaald in een gebruikelijk fotolithografieproces door het verschaffen van een laag fotoresist over de metaallaag 18, het vrijgeven van de fotoresist via een masker en het verwijderen van delen van de vrijgegeven fotoresistlaag om een fotoresistetsmasker te 30 vormen. De delen van de metaallaag 18 die zijn vrijgegeven door openingen in het fotoresistmasker worden vervolgens verwijderd door etsen en het fotoresistmasker wordt verwijderd door verassing om de structuur, getoond in fig. 5, te vormen. Nadat de tweelaags-verbindingsstructuur, getoond 35 in fig. 5, is gevormd, is het noodzakelijk om te voorzien in een diëlektrische intermetaal (IMD) laag tussen de 70061 5 bedradingslijnen in de tweede laag en in het bedekken van de bedradingslijnen in de tweede laag om een verdere verwerking van de geïntegreerde keteninrichting mogelijk te maken. De diëlektrische intermetaallaag kan bestaan uit één of meer 5 lagen oxyde, die zijn neergeslagen door plasmaversterkte chemische opdamping (PECVD) of andere CVD-processen. De diëlektrische intermetaallaag 22 die op deze wijze is gevormd, heeft in het algemeen een oneffen oppervlakte-topografie, zoals weergegeven in fig. 6. Het is derhalve 10 noodzakelijk om de diëlektrische intermetaallaag 22 vlak te maken, met gebruikmaking van bijvoorbeeld chemische mechanische polijsting (CMP) om een vlak gemaakte diëlektrische intermetaallaag 24 te vormen, zoals getoond in fig. 7.Referring to FIG. 4, a metal layer 18 is deposited to a thickness suitable for second layer wiring lines over the surface of the oxide layer 12 and over the metal plug 16. The metal layer 18 will be patterned in the wiring lines in the second layer and may be a single layer of aluminum or the layer 18 may be a multi-layer wiring structure comprising heat resistant metals or compounds containing heat resistant metals along with other less expensive metals. The wiring lines 20 in the second layer are determined in a conventional photolithography process by providing a layer of photoresist over the metal layer 18, releasing the photoresist through a mask, and removing portions of the released photoresist layer to form a photoresist mask. The parts of the metal layer 18 released through openings in the photoresist mask are then removed by etching and the photoresist mask is removed by ashing to form the structure shown in Fig. 5. After the two-layer connection structure shown in Fig. 5 is formed, it is necessary to provide a dielectric intermetal (IMD) layer between the 70061 wiring lines in the second layer and covering the wiring lines in the second layer to enable further processing of the integrated chain device. The dielectric intermetal layer may consist of one or more layers of oxide deposited by plasma enhanced chemical vapor deposition (PECVD) or other CVD processes. The dielectric intermetal layer 22 formed in this manner generally has an uneven surface topography, as shown in Fig. 6. It is therefore necessary to flatten the dielectric intermetal layer 22 using, for example, chemical mechanical polishing ( CMP) to form a flattened dielectric intermetal layer 24, as shown in Fig. 7.

15 De werkwijze, die wordt gebruikt om de tweelaags- verbindingsstructuur van fig. 7 te vormen, heeft een aantal nadelen. Voor die toekomstige toepassingen, die gebruik maken van koper binnen de geleiders of bedradingslijnen, is het etsen van het kopermetaal zeer moeilijk daar geschikte 20 etschemicaliën en technieken nog niet vastgesteld zijn. Het is derhalve wenselijk om gebruik te maken van een werkwijze voor het vormen van bedradingslijnen die niet berust op dessinering van een metaallaag in een chemisch etsproces. Gereduceerde inrichtingsafmetingen voeren ook moeilijkheden 25 in in de beschreven bedradingslijnvormingswerkwijze. Het neerslaan van metalen in openingen in diëlektrische lagen en het neerslaan van diëlektrische materialen in betrekkelijk smalle openingen tussen metaallijnen zijn moeilijke processen die onderhevig zijn aan holtevorming en het invangen van 30 onzuiverheden. Dit geldt in het bijzonder wanneer verbindingen en bedradingslijnen kleiner worden gemaakt en de tussenruimte tussen bedradingslijnen smaller wordt gemaakt. Als zodanig vertoont het proces voor het vormen van de structuur van fig. 7 een tamelijk hoge mate van 35 defectvorming, waarvan men verwacht dat deze toeneemt voor kleinere ontwerpregels. Omdat het proces van fig. 1-7 vereist 1006162 6 dat de tussenruimten tussen bedradingslijnen worden gevuld door neerslagprocessen, is het proces van fig. 1-7 slecht geschikt voor verdere reducties in de ontwerpregels die worden gebruikt bij de vervaardiging van de inrichting.The method used to form the two-layer bonding structure of Fig. 7 has a number of drawbacks. For those future applications that use copper within the conductors or wiring lines, etching the copper metal is very difficult since suitable etching chemicals and techniques have not yet been established. It is therefore desirable to use a method of forming wiring lines that does not rely on patterning a metal layer in a chemical etching process. Reduced device dimensions also introduce difficulties in the described wiring line forming method. The deposition of metals in gaps in dielectric layers and the deposition of dielectric materials in relatively narrow gaps between metal lines are difficult processes that are subject to cavity formation and impurity trapping. This is especially true when connections and wiring lines are made smaller and the spacing between wiring lines is made narrower. As such, the process of forming the structure of Figure 7 exhibits a fairly high degree of defect formation, which is expected to increase for smaller design rules. Because the process of Figures 1-7 requires 1006162-6 that the gaps between wiring lines to be filled by deposition processes, the process of Figures 1-7 is poorly suited for further reductions in the design rules used in the manufacture of the device.

5 Bovendien vereist het verschaffen van het noodzakelijke vlakke oppervlak op de diëlektrische metaallaag na het voltooien van de tweelaagsverbindingsstructuur additionele verwerkingsstappen. Het is wenselijk om, indien mogelijk, het aantal verwerkingsstappen dat is vereist om een inrichting te 10 vormen te reduceren, omdat het reduceren van het aantal verwerkingsstappen de tijd verkort die vereist is om de inrichting te produceren en omdat het elimineren van processtappen het rendement verbetert en op deze wijze de kosten verhindert. Vanwege deze factoren zijn andere 15 werkwijzen voor het maken van meerlaags-verbindingsstructuren onderzocht.In addition, providing the necessary flat surface on the metal dielectric layer after completing the two-layer bonding structure requires additional processing steps. It is desirable, if possible, to reduce the number of processing steps required to form a device, because reducing the number of processing steps shortens the time required to produce the device and eliminating process steps improves efficiency and in this way prevents the costs. Because of these factors, other methods of making multilayer bond structures have been investigated.

Een alternatief voor het gebruikelijke verbindings-vormingsproces is het zogenaamde duale damasceringsproces. Duale damasceringsprocessen zijn meer onmiddellijk op te 20 schalen tot kleinere ontwerpregels en de meeste duale damasceringsprocessen brengen op natuurlijke wijze een vlakgemaakt uiteindelijk oppervlak voort over de verbindingsstructuur. Derhalve kan een oppervlak, dat geschikt is voor verdere verwerkingsstappen worden verkregen 25 met gebruikmaking van het duale damasceringsproces in minder processtappen dan in de werkwijze die is weergegeven in fig. 1-7. Aspecten van een duaal damasceringsproces worden weergegeven in fig. 8-14. Evenals bij het meer gebruikelijke verbindingsproces weergegeven in fig. 1-7, begint het duale 30 damasceringsproces met het neerslaan van een oxydelaag 12 over het substraat 10, zoals weergegeven in fig. 8. Een relatief dunne siliciumnitride-etsstoplaag 30 wordt neergeslagen over de oxydelaag 12 (fig. 9) voor gebruik in een daaropvolgende etsstap. Zoals getoond in fig. 10, wordt een 35 laag diëlektrisch intermetaal 32 neergeslagen op de ets-stoplaag 30. Op typerende wijze wordt het diëlektrische iooei o? 7 intermetaalmateriaal gekozen als siliciumoxyde zodat de onderliggende siliciumnitridelaag 32 een effectieve etsstop is, wanneer openingen voor verbindingen in de tweede laag worden verschaft in de intermetaal-oxydelaag 32. De dikte van 5 de intermetaal-oxydelaag 32 wordt zodanig gekozen dat deze geschikt is voor metalen bedradingslijnen in de tweede laag, op typerende wijze 4000-6000 A of meer.An alternative to the usual compounding process is the so-called dual damascene process. Dual damascene processes are more immediately scalable to smaller design rules, and most dual damascene processes naturally produce a flattened final surface over the joint structure. Therefore, a surface suitable for further processing steps can be obtained using the dual damascene process in fewer process steps than in the method shown in Figures 1-7. Aspects of a dual damascene process are shown in Figures 8-14. As with the more conventional bonding process shown in Figures 1-7, the dual damascene process begins with the deposition of an oxide layer 12 over the substrate 10, as shown in Figure 8. A relatively thin silicon nitride etch stop layer 30 is deposited over the oxide layer 12 (FIG. 9) for use in a subsequent etching step. As shown in Fig. 10, a layer of dielectric intermetal 32 is deposited on the etch stop layer 30. Typically, the dielectric fluid is formed. 7 intermetal material selected as the silicon oxide so that the underlying silicon nitride layer 32 is an effective etching stop when openings for connections in the second layer are provided in the intermetal oxide layer 32. The thickness of the intermetal oxide layer 32 is selected to be suitable for metals wiring lines in the second layer, typically 4000-6000 A or more.

Een reeks fotolithografie-stappen wordt uitgevoerd om eerst het patroon van de bedradingslijnen in de tweede laag 10 te bepalen en vervolgens het patroon van de verbindingen te bepalen binnen de eerste laag van de verbindingsstructuur.A series of photolithography steps are performed to first determine the pattern of the wiring lines in the second layer 10, and then determine the pattern of the connections within the first layer of the connection structure.

Een masker wordt gevormd op de intermetaal-oxydelaag 32, waar het masker een patroon van openingen omvat dat correspondeert met het patroon van bedradingslijnen, dat gewenst wordt voor 15 de bedradingslijnen met de tweede laag. De openingen 34 worden vervolgens gevormd in de intermetaal-oxydelaag 32 door het etsen door de openingen in het fotoresistmasker. De etsstap gaat eerst door de intermetaal-oxydelaag om resterende delen 36 van de intermetaal-oxydelaag tussen de 20 openingen 34 over te laten. Deze eerste etsstap stopt op de siliciumnitridelaag 30, en vervolgens wordt het etsen uitgevoerd in lijn met de openingen 34 om te etsen door de siliciumnitridelaag 30, hetgeen delen van de siliciumnitridelaag 38 achterlaat op beide zijden van de openingen 25 34. Het fotoresistmasker wordt vervolgens verwijderd door verassen, hetgeen de structuur produceert die is weergegeven in fig. 11. Het is in het algemeen noodzakelijk dat de breedte van de openingen 34 in de gedessineerde intermetaal-oxydelaag 36 groter is dan de lithografie-resolutiegrens 30 omdat verdere fotolithografiestappen noodzakelijk zijn om de verbindingen van de eerste laag te bepalen. Het breder vormen van de openingen 34 dan de resolutiegrens verschaft een grotere processpeelruimte voor de stappen die worden gebruikt om de verbindingen met de eerste laag te vormen.A mask is formed on the intermetal oxide layer 32, where the mask includes a pattern of openings corresponding to the pattern of wiring lines desired for the wiring lines with the second layer. The openings 34 are then formed in the intermetal oxide layer 32 by etching through the openings in the photoresist mask. The etching step first passes through the intermetal oxide layer to leave residual parts 36 of the intermetal oxide layer between the openings 34. This first etching step stops on the silicon nitride layer 30, and then the etching is performed in line with the openings 34 to etch through the silicon nitride layer 30, leaving parts of the silicon nitride layer 38 on both sides of the openings 34. The photoresist mask is then removed by ashing, which produces the structure shown in Fig. 11. It is generally necessary that the width of the openings 34 in the patterned intermetal oxide layer 36 is greater than the lithography resolution limit 30 because further photolithography steps are necessary to determine compounds of the first layer. Forming the openings 34 wider than the resolution limit provides greater process latitude for the steps used to form the connections to the first layer.

35 Onder verwijzing naar fig. 12, wordt een fotoresist masker gevormd over de inrichting van fig. 11 door middel van 1006162 8 conventionele fotolithografie. De openingen 42 worden aangebracht in het masker 40, dat bepaalde delen van de eerste oxydelaag 12, die liggen binnen de openingen 34, vrijmaakt. Het etsen wordt uitgevoerd op de eerste oxydelaag 5 12 die is vrijgemaakt binnen de openingen 42 in het fotoresistmasker 40 om het patroon van verbindingen te bepalen die de eerste laag van de verbindingsstructuur uitmaken. Het fotoresistmasker wordt vervolgens door verassen verwijderd. Vervolgens wordt een metaallaag 44 neergeslagen 10 over de inrichting om de openingen in de intermetaal- oxydelaag 36 op te vullen en om de openingen in de eerste oxydelaag 12 op te vullen. Zoals weergegeven in fig. 13 is het gebruikelijk om de openingen 34 in de intermetaal-oxydelaag 36 te overvullen om te verzekeren dat de openingen 15 in zowel de intermetaal-oxydelaag 36 als de eerste oxydelaag 12 volledig zijn opgevuld. Het overtollige metaal wordt vervolgens verwijderd, op typerende wijze in een CMP-proces, om te voorzien in de metaalbedradingslijnen 46 in de tweede laag en de verbindingen 48 in de eerste laag van de 20 tweelaags-verbindingsstructuur, getoond in fig. 14. Zoals weergegeven in fig. 14, verschaft het resultaat van de uiteindelijke CMP-stap een vlak gemaakt oppervlak dat goed geschikt is voor verdere verwerkingsstappen.Referring to Fig. 12, a photoresist mask is formed over the device of Fig. 11 by 1006162 conventional photolithography. The openings 42 are provided in the mask 40, which exposes certain parts of the first oxide layer 12, which lie within the openings 34. Etching is performed on the first oxide layer 5 12 released within the openings 42 in the photoresist mask 40 to determine the pattern of compounds that make up the first layer of the bonding structure. The photoresist mask is then removed by ashing. Then, a metal layer 44 is deposited over the device to fill the gaps in the intermetal oxide layer 36 and to fill the gaps in the first oxide layer 12. As shown in Fig. 13, it is common to overfill the openings 34 in the intermetal oxide layer 36 to ensure that the openings 15 in both the intermetal oxide layer 36 and the first oxide layer 12 are completely filled. The excess metal is then removed, typically in a CMP process, to provide the metal wiring lines 46 in the second layer and the connections 48 in the first layer of the two layer bond structure shown in Fig. 14. As shown in Fig. 14, the result of the final CMP step provides a flattened surface well suited for further processing steps.

Het duale damasceringsproces, dat is weergegeven in 25 fig. 8-14, verschaft verscheidene voordelen boven het gebruikelijke proces, weergegeven in fig. 1-7. Het proces dat is weergegeven in fig. 8-14, is echter veeleisend vanuit procestechnologisch gezichtspunt. Het is derhalve wenselijk om een duaal damasceringsproces te ontwikkelen, dat een 30 grotere processpeelruimte heeft en gemakkelijker geschikt is voor een vervaardigingsproces met hoog volume.The dual damascus process shown in Figures 8-14 provides several advantages over the conventional process shown in Figures 1-7. However, the process shown in Figures 8-14 is demanding from a process technology point of view. It is therefore desirable to develop a dual damascene process that has a larger process latitude and is more easily suited to a high volume manufacturing process.

Het duale damasceringsproces, dat is weergegeven in fig. 8-14, vereist de vorming van een dikke fotoresistlaag 40 over de oneffen topografie van de structuur van fig. 11.The dual damascene process shown in Figures 8-14 requires the formation of a thick photoresist layer 40 over the uneven topography of the structure of Figure 11.

35 Derhalve is het noodzakelijk om een lange scherptediepte te hebben om de gehele dikte van het fotoresistmasker 40 vrij te 1006162 9 geven om te voorzien in bepaalde openingen 42 in het fotoresistmasker. Hoge resolutie-steppers van het type dat de voorkeur krijgt in moderne vervaardigingsprocessen hebben grote problemen bij het verschaffen van de scherptediepte die 5 is vereist voor de vorming van het fotoresistmasker, dat is weergegeven in fig. 12. Deze processtap is zelfs moeilijker wanneer deze wordt uitgevoerd over de oneffen oppervlakte-topografie die op typerende wijze aanwezig is boven een geïntegreerde keteninrichting. Voorkeursuitvoeringsvormen van 10 de onderhavige uitvinding vermijden de noodzaak voor een dergelijk dik fotoresistmasker, en de daarmee verbonden eis voor een fotolithografieproces met lange scherptediepte, door het dessineren van de etsstoplaag van het gebruikelijke duale damasceringsproces alvorens de intermetaal-oxydelaag neer te 15 slaan. Derhalve vormen voorkeursuitvoeringsvormen van de onderhavige uitvinding fotoresistmaskers over veel vlakkere structuren dan die, welke zijn weergegeven in fig. 11 van het conventionele duale damasceringsproces. Fotoresistmaskers met een meer uniforme dikte kunnen vervolgens worden aangebracht 20 en de masker-vrijmaakstap kan worden uitgevoerd met een kleinere scherptediepte, zoals wordt geprefereerd om steppers met de hoogste resolutie onder te brengen.Therefore, it is necessary to have a long depth of field to release the entire thickness of the photoresist mask 40 to provide certain openings 42 in the photoresist mask. Preferred high-resolution steppers in modern manufacturing processes have great difficulty in providing the depth of field required to form the photoresist mask shown in Fig. 12. This process step is even more difficult when it is performed over the uneven surface topography typically present above an integrated circuit device. Preferred embodiments of the present invention avoid the need for such a thick photoresist mask, and the associated requirement for a long depth of field photolithography process, by designing the etch stop layer of the conventional dual damascene process before depositing the intermetal oxide layer. Thus, preferred embodiments of the present invention form photoresist masks over much flatter structures than those shown in Figure 11 of the conventional dual damascene process. Photoresist masks with a more uniform thickness can then be applied and the mask releasing step can be performed with a smaller depth of field, as is preferred to accommodate steppers of the highest resolution.

In een in het bijzonder geprefereerde uitvoeringsvorm van de onderhavige uitvinding, wordt een tweelaags-25 verbindingsstructuur gevormd door het verschaffen van een eerste oxydelaag over het substraat en het bedekken van de eerste oxydelaag met een etsstoplaag. De etsstoplaag wordt gedessineerd om openingen te vormen die corresponderen met het patroon van verbindingen die later moeten worden gevormd 30 in de eerste laag van de tweelaags-verbindingsstructuur.In a particularly preferred embodiment of the present invention, a two-layer bonding structure is formed by providing a first oxide layer over the substrate and covering the first oxide layer with an etch stop layer. The etch stop layer is patterned to form openings corresponding to the pattern of joints to be formed later in the first layer of the two-layer bond structure.

Nadat de etsstoplaag is gedessineerd, wordt een intermetaal-oxydelaag aangebracht over de etsstoplaag, waarbinnen de bedradingslijnen met de tweede laag moeten worden gevormd. Omdat de etsstoplaag betrekkelijk dun is, is de topografie 35 die wordt gevormd op het oppervlak van de intermetaal-oxydelaag door de verbindingsdessinering binnen de 1006162 10 etsstoplaag betrekkelijk klein. Een masker wordt vervolgens aangebracht over de intermetaal-oxydelaag met openingen in het masker die delen vrijgeven van de intermetaal-oxydelaag in het patroon van de bedradingslijnen die moeten worden 5 aangebracht in de tweede laag van de verbindingsstructuur. De intermetaal-oxydelaag wordt geëtst en het etsproces gaat voort tot de eerste oxydelaag, waarbij de eerste oxydelaag wordt vrijgegeven door de openingen in de etsstoplaag om openingen te vormen in de eerste oxydelaag die corresponderen 10 met de openingen in de etsstoplaag. In feite werkt de etsstoplaag als een hard masker voor het proces van het etsen van het verbindingspatroon in de eerste oxydelaag. Derhalve worden in één enkele etsstap de openingen voor zowel de bedradingslijnen met de tweede laag als de bedradingslijnen 15 met de eerste laag bepaald. Metaal wordt vervolgens neergeslagen over de structuur en overtollig metaal wordt verwijderd door bijvoorbeeld polijsten om de uiteindelijke tweelaags-verbindingsstructuur te bepalen.After the etch stop layer has been patterned, an intermetal oxide layer is applied over the etch stop layer within which the wiring lines with the second layer are to be formed. Since the etch stop layer is relatively thin, the topography 35 formed on the surface of the intermetal oxide layer by the bonding design within the 1006162 etch stop layer is relatively small. A mask is then applied over the intermetal oxide layer with openings in the mask which release portions of the intermetal oxide layer in the pattern of the wiring lines to be applied in the second layer of the bonding structure. The intermetal oxide layer is etched and the etching process continues until the first oxide layer, the first oxide layer being released through the openings in the etching stop layer to form openings in the first oxide layer corresponding to the openings in the etching stop layer. In fact, the etch stop layer acts as a hard mask for the process of etching the bonding pattern in the first oxide layer. Therefore, in a single etching step, the openings for both the second layer wiring lines and the first layer wiring lines are determined. Metal is then deposited over the structure and excess metal is removed by, for example, polishing to determine the final two-layer bond structure.

Voorkeursuitvoeringsvormen volgens de onderhavige 20 uitvinding zullen nu worden beschreven met in het bijzonder verwijzing naar fig. 15-21. Hoewel de volgende beschrijving wordt gedaan in termen van verbindingen in de eerste laag en bedradingslijnen in de tweede laag, zal het duidelijk zijn dat aspecten van de onderhavige uitvinding ook toepassing 25 vinden op het vormen van contacten tussen twee lagen bedradingslijnen en tussen niet-naburige lagen geleiders. Derhalve is het mogelijk om gebruik te maken van aspecten van de onderhavige uitvinding bij het vormen van verbindingen tussen een eerste laag en een derde of andere laag van een 30 bedradingsstructuur. De verbindingsvormingswerkwijze volgens de onderhavige uitvinding wordt bij voorkeur begonnen na het vormen van een geïntegreerde keteninrichting binnen het substraat 50. De verbindingsvormingswerkwijze begint met het neerslaan van een diëlektrische tussenlaag 52 over het 35 oppervlak van het substraat 50 (fig. 15). De diëlektrische tussenlaag 52 kan een oxydelaag zijn die is neergeslagen tot woei 02 11 een dikte van enkele duizenden A of meer door een PECVD-proces, een lage druk chemisch opdampproces (LPCVD) of een ander diëlektrisch neerslagproces. Elk van deze processen kan bijvoorbeeld gebruik maken van een TEOS brongas. Dikwijls zal 5 het oppervlak van een substraat 50 een oneffen topografie hebben, corresponderende met de inrichtingsstructuren binnen de geïntegreerde keteninrichting. Er wordt derhalve de voorkeur aan gegeven dat het oppervlak van de diëlektrische tussenlaag 52 vlak gemaakt is voordat de tweelaags-10 verbindingsstructuur wordt gevormd. Het vlak maken kan tot stand worden gebracht in een terugetsproces, maar wordt meer bij voorkeur tot stand gebracht met gebruikmaking van CMP. De einddikte van de diëlektrische tussenlaag 52 wordt voorgeschreven door de topografie van de onderliggende 15 geïntegreerde keteninrichting en zal derhalve van ontwerp tot ontwerp variëren. De hoogte van de verbinding in de eerste laag, die is gevormd door de laag 52 zal worden voorgeschreven door de dikte die is aangebracht voor de diëlektrische tussenlaag 52.Preferred embodiments of the present invention will now be described with particular reference to Figures 15-21. Although the following description is made in terms of connections in the first layer and wiring lines in the second layer, it will be understood that aspects of the present invention also apply to forming contacts between two layers of wiring lines and between non-adjacent layers conductors. Therefore, it is possible to use aspects of the present invention in forming connections between a first layer and a third or other layer of a wiring structure. The bonding method of the present invention is preferably started after forming an integrated circuit device within the substrate 50. The bonding method begins by depositing an intermediate dielectric layer 52 over the surface of the substrate 50 (Fig. 15). The intermediate dielectric layer 52 may be an oxide layer deposited to a thickness of several thousands A or more by a PECVD process, a low pressure chemical vapor deposition (LPCVD) process, or other dielectric deposition process. For example, each of these processes can use a TEOS source gas. Often the surface of a substrate 50 will have an uneven topography, corresponding to the device structures within the integrated circuit device. It is therefore preferred that the surface of the intermediate dielectric layer 52 is flattened before the two-layer bonding structure is formed. Flattening can be accomplished in a reset etching process, but more preferably is accomplished using CMP. The final thickness of the intermediate dielectric layer 52 is dictated by the topography of the underlying integrated circuit device and will therefore vary from design to design. The height of the joint in the first layer formed by the layer 52 will be dictated by the thickness applied for the intermediate dielectric layer 52.

20 Een etsstoplaag 54 wordt neergeslagen over het vlak- gemaakte oppervlak van de diëlektrische tussenlaag 52 (fig. 16). Er wordt de voorkeur aan gegeven dat het materiaal dat wordt gekozen voor de etsstoplaag, verschillend is van zowel de diëlektrische tussenlaag beneden de etsstoplaag als 25 de diëlektrische intermetaallaag, die wordt gevormd over de etsstoplaag. Op typerende wijze geeft men er de voorkeur aan dat de diëlektrische tussenlaag 50 en de diëlektrische intermetaallaag beide oxyden zijn, en een geschikte keuze voor de etsstoplaag 54 is siliciumnitride. Behalve dat 30 siliciumnitride voldoende verschillend is van siliciumoxyde om te dienen als etsstoplaag, heeft siliciumnitride voorts het voordeel dat het een isolator is, hetgeen wenselijk is daar de etsstoplaag in het algemeen op zijn plaats wordt gelaten in de afgewerkte verbindingsstructuur en zich zal 35 uitstrekken tussen verschillende bedradingslijnen. De etsstoplaag 54 wordt bij voorkeur dun gemaakt om de invloed r\ ' r- C- L \- '·, ;· ; · ' - 12 van de etsstoplaag op de oppervlakte-topografie van de inrichting in latere processtappen te minimaliseren. Daarentegen moet de etsstoplaag 54 voldoende dik zijn om te functioneren als etsstoplaag gedurende het etsen van zowel de 5 diëlektrische intermetaal- als de diëlektrische tussenlaaglagen. Bovendien moet de etsstoplaag voldoende dik zijn om te werken als hard masker bij het etsen van verbindingsopeningen in de diëlektrische tussenlaag 50. Een geschikte siliciumnitride etsstoplaag 54 kan een dikte hebben 10 van ongeveer 200-1500 A.An etch stop layer 54 is deposited over the flattened surface of the intermediate dielectric layer 52 (Fig. 16). It is preferred that the material selected for the etch stop layer is different from both the intermediate dielectric layer below the etch stop layer and the dielectric intermetal layer formed over the etch stop layer. Typically, it is preferred that the intermediate dielectric layer 50 and the dielectric intermetal layer are both oxides, and a suitable choice for the etch stop layer 54 is silicon nitride. In addition to being silicon nitride sufficiently different from silicon oxide to serve as an etch stop layer, silicon nitride also has the advantage of being an insulator, which is desirable since the etch stop layer is generally left in place in the finished bonding structure and will extend between different wiring lines. The etching stop layer 54 is preferably made thin in order to avoid the influence of R-C-L-1; 12 to minimize the etch stop layer on the surface topography of the device in subsequent process steps. In contrast, the etch stop layer 54 must be thick enough to function as an etch stop layer during etching of both the dielectric intermetal and the dielectric interlayer layers. In addition, the etch stop layer must be thick enough to act as a hard mask when etching connection holes in the intermediate dielectric layer 50. A suitable silicon nitride etch stop layer 54 may have a thickness of about 200-1500 A.

De etsstoplaag 54 wordt vervolgens gedessineerd om te voorzien in openingen in de etsstoplaag 54 die corresponderen met de posities waarbij verbindingen met de eerste laag moeten worden gevormd binnen de diëlektrische tussenlaag 50. 15 Derhalve wordt een masker gevormd over de siliciumnitridelaag 54, die voorziet in geschikte openingen die delen vrijmaken van de siliciumnitridelaag 54 waar verbindingen moeten worden gevormd, en vervolgens wordt de siliciumnitride etsstoplaag 54 geëtst om te voorzien in openingen 56 die delen van de 20 diëlektrische tussenlaag 52 vrijmaken. Om de invloed van de openingen 56 door de etsstoplaag 54 op de oppervlakte-topografie van de nog niet gevormde diëlektrische tussenlaag te minimaliseren wordt er de voorkeur aan gegeven dat het etsproces dat de openingen 56 door de siliciumnitride-25 etsstoplaag 54 vormt, stopt op de onderliggende oppervlakte van de oxyde-tussenlaag 52. Bij voorkeur wordt geen holte gevormd op het oppervlak van de oxyde-tussenlaag 52 bij het proces van het vormen van de openingen 56. Deze en andere etsstappen die worden uitgevoerd op de diëlektrische- en 30 etsstoplagen volgens de onderhavige uitvinding, kunnen op voordelige wijze worden uitgevoerd in een etsstelsel zoals het Lam Research Rainbow systeem. Het Lam Research Rainbow systeem maakt gebruik van etsmiddelen die verkregen zijn uit één of meer brongassen zoals SF6 of C2F6 gemengd met 35 verschillende hoeveelheden andere gassen zoals HBr en He om de selectiviteit van het etsproces te regelen. In een 1006162 13 dergelijk stelsel kan de selectiviteit van het etsproces tussen siliciumoxyde en siliciumnitride automatisch worden geregeld over een groot gebied van selectiviteiten. Derhalve wordt in het etsproces dat wordt gebruikt om de 5 siliciumnitride-etsstoplaag 54 te etsen, de selectiviteit geregeld om siliciumnitride te etsen, terwijl men niet siliciumoxyde etst, bij voorkeur in de hoogst mogelijke mate. Variaties zijn mogelijk, hoewel momenteel ongewenst, omdat het etsen van de siliciumoxyde-tussenlaag 52 op dit tijdstip 10 een hogere scherptediepte in daaropvolgende integratieprocessen zal vereisen. Het masker dat wordt gebruikt voor het dessineren van de siliciumnitride etsstoplaag 54 wordt vervolgens verwijderd hetgeen de structuur vormt die is weergegeven in fig. 17.The etch stop layer 54 is then patterned to provide openings in the etch stop layer 54 corresponding to the positions where connections to the first layer are to be formed within the intermediate dielectric layer 50. Thus, a mask is formed over the silicon nitride layer 54, which provides suitable openings that release portions of the silicon nitride layer 54 where connections are to be formed, and then the silicon nitride etch stop layer 54 is etched to provide openings 56 that release portions of the intermediate dielectric layer 52. In order to minimize the influence of the openings 56 through the etch stop layer 54 on the surface topography of the as-yet-formed dielectric intermediate layer, it is preferred that the etching process forming the openings 56 through the silicon nitride etch stop layer 54 stop at the underlying surface of the oxide intermediate layer 52. Preferably, no cavity is formed on the surface of the oxide intermediate layer 52 in the process of forming the openings 56. These and other etching steps are performed on the dielectric and etching stop layers according to the present invention, can advantageously be performed in an etching system such as the Lam Research Rainbow system. The Lam Research Rainbow system uses etchants obtained from one or more source gases such as SF6 or C2F6 mixed with 35 different amounts of other gases such as HBr and He to control the selectivity of the etching process. In a 1006162 13 such system, the selectivity of the etching process between silicon oxide and silicon nitride can be automatically controlled over a wide range of selectivities. Therefore, in the etching process used to etch the silicon nitride etch stop layer 54, the selectivity is controlled to etch silicon nitride while not etching silicon oxide, preferably to the highest possible degree. Variations are possible, although currently undesirable, because the etching of the silicon intermediate layer 52 at this time will require a greater depth of field in subsequent integration processes. The mask used to pattern the silicon nitride etch stop layer 54 is then removed to form the structure shown in Fig. 17.

15 Een diëlektrische intermetaallaag 58 wordt vervolgens neergeslagen over de gedessineerde etsstoplaag 54 (fig. 18). Zoals in het bovenstaande besproken wordt er de voorkeur aan gegeven dat de diëlektrische intermetaallaag 58 wordt gevormd uit hetzelfde materiaal als de diëlektrische tussenlaag 52 en 20 uit een materiaal dat verschilt van de etsstoplaag 54. Als zodanig is de diëlektrische intermetaallaag 58 bij voorkeur een laag siliciumoxyde. De intermetaal-oxydelaag 58 kan worden neergeslagen door een CVD-proces uit een TEOS precursor of SiH4 brongas tot een dikte die geschikt is voor 25 bedradingslijnen van de tweede laag, daar de dikte van de bedradingslijnen van de tweede laag zal worden bepaald door de dikte van de intermetaal-oxydelaag. Voor huidige inrichtingsstructuren, kunnen bedradingslijnen van de tweede laag van de orde van 4000-8000 A zijn in dikte en op deze 30 wijze wordt de intermetaal-oxydelaag 58 neergeslagen tot een dikte van de orde van 4000-8000 A. Betrekkelijk kleine holtes 60 zullen worden gevormd op het oppervlak van de intermetaal-oxydelaag 58, corresponderende met de aanwezigheid van de openingen in de etsstoplaag 54. Omdat de dikte van de holtes 35 60 veel kleiner zal zijn dan de topografie die aanwezig is in het conventionele duale damasceringsproces, zoals weergegeven 1006162 14 in fig. 11, zullen de holtes 60 een betrekkelijk klein probleem vormen voor het handhaven van de scherptediepte door een fotoresistlaag, die is aangebracht over de diëlektrische intermetaallaag 58 in de fotolithografiestap die wordt 5 gebruikt om het patroon voor de bedradingslijnen in de tweede laag te bepalen.A dielectric intermetal layer 58 is then deposited over the patterned etch stop layer 54 (Fig. 18). As discussed above, it is preferred that the dielectric intermetal layer 58 be formed from the same material as the intermediate dielectric layer 52 and 20 from a material different from the etch stop layer 54. As such, the dielectric intermetal layer 58 is preferably a silicon oxide layer . The intermetal oxide layer 58 can be precipitated by a CVD process from a TEOS precursor or SiH4 source gas to a thickness suitable for second layer wiring lines, since the thickness of the second layer wiring lines will be determined by the thickness of the intermetal oxide layer. For current device structures, second layer wiring lines can be of the order of 4000-8000 Å in thickness and in this way, the intermetal oxide layer 58 is deposited to a thickness of the order of 4000-8000 Å. Relatively small cavities 60 will be are formed on the surface of the intermetal oxide layer 58, corresponding to the presence of the openings in the etching stop layer 54. Because the thickness of the cavities 35 60 will be much smaller than the topography present in the conventional dual damascene process, as shown 1006162 14 in Fig. 11, the cavities 60 will be a relatively minor problem for maintaining the depth of field through a photoresist layer deposited over the dielectric intermetal layer 58 in the photolithography step which is used to pattern the wiring lines in the second low.

Onder verwijzing nu naar fig. 19 wordt een foto-resistmasker 62 gevormd op de intermetaal-oxydelaag 58. Het masker 62 heeft een patroon van openingen die corresponderen 10 met het patroon van de bedradingslijnen in de tweede laag die moeten worden gevormd in de intermetaal-oxydelaag 58. Enkele openingen 64 in het fotoresistmasker 62 worden aangebracht over de openingen 56 in de etsstoplaag 54, waar verbindingen in de eerste laag moeten worden gevormd beneden delen van de 15 bedradingslijnen in de tweede laag. Andere openingen 66 in het fotoresistmasker (62) worden gevormd over posities waar bedradingslijnen in de tweede laag moeten worden gevormd maar geen verbindingen in de eerste laag moeten worden gevormd.Referring now to FIG. 19, a photoresist mask 62 is formed on the intermetal oxide layer 58. The mask 62 has a pattern of openings corresponding to the pattern of the wiring lines in the second layer to be formed in the intermetal oxide layer 58. oxide layer 58. Some openings 64 in the photoresist mask 62 are provided over the openings 56 in the etch stop layer 54, where connections in the first layer are to be formed below parts of the wiring lines in the second layer. Other openings 66 in the photoresist mask (62) are formed over positions where wiring lines are to be formed in the second layer but no connections are to be formed in the first layer.

Het kan wenselijk zijn om enigszins wijdere openingen 64 in 20 het fotoresistmasker 62 over de openingen 56 in de etsstoplaag 54 te vormen. Dergelijke bredere openingen 64 in het fotoresistmasker 62 zullen bredere openingen in de intermetaal-oxydelaag 58 vormen, hetgeen enkele voordelen kan hebben bij de vervaardiging. Ten eerste zal het uitlijnen van 25 de bedradingslijnen in de tweede laag met betrekking tot de openingen 56 in de etsstoplaag, en derhalve de verbindingen in de eerste laag, gemakkelijker worden. Bovendien zullen de resulterende bredere openingen in de intermetaal-oxydelaag 58 de aspectverhouding van de in het metaalneerslagproces te 30 vullen openingen reduceren en maken het derhalve makkelijker om de openingen op te vullen in het proces van het vormen van de verbindingen van de eerste laag.It may be desirable to form slightly wider openings 64 in the photoresist mask 62 over the openings 56 in the etch stop layer 54. Such wider openings 64 in the photoresist mask 62 will form wider openings in the intermetal oxide layer 58, which may have some manufacturing advantages. First, alignment of the wiring lines in the second layer with respect to the openings 56 in the etch stop layer, and therefore the connections in the first layer, will become easier. In addition, the resulting wider gaps in the intermetal oxide layer 58 will reduce the aspect ratio of the gaps to be filled in the metal deposition process and thus make it easier to fill the gaps in the process of forming the bonds of the first layer.

De intermetaal-oxydelaag 58 wordt vervolgens geëtst door de openingen 64, 66 in het fotoresistmasker 62 met 35 gebruikmaking van een proces dat zeer selectief voor oxyde is, d.w.z. het etsproces moet gemakkelijk oxyde etsen maar W'.OP' 15 moet niet het materiaal van de etsstoplaag 54 (silicium-nitride) etsen. Een geschikt selectief etsproces kan bijvoorbeeld worden gebruikt met gebruikmaking van een etsmiddel dat wordt verkregen uit een mengsel van brongassen 5 omvattende C4F8/CO of CF4 gemengd met CHF3/ Ar of N2. Derhalve verwijdert het etsproces delen van de intermetaal-oxydelaag 58 overal waar deze wordt vrijgegeven door het fotoresistmasker om openingen te bepalen binnen de diëlektrische intermetaallaag 58 waarin de bedradingslijnen 10 in de tweede laag moeten worden gevormd. Het etsproces stopt op de siliciumnitride-etsstoplaag 54 binnen die delen van de fotoresist-maskeropeningen 66 die over een vaste etsstoplaag 54 liggen. Binnen deze fotoresistmaskeropeningen 64 die liggen over de openingen 56 in de siliciumnitride-etsstoplaag 15 54, gaat het etsproces voort naar de diëlektrische oxyde- tussenlaag 52 om openingen 68 te vormen die in lijn zijn met de etsstop-maskeropeningen 56, waarbij de etsstoplaag 54 gedeeltelijk werkt als hard masker voor dit proces. De openingen in de diëlektrische oxyde-tussenlaag 52 zullen 20 later worden opgevuld met metaal om te voorzien in de verbindingen in de eerste laag voor de inrichting.The intermetal oxide layer 58 is then etched through the openings 64, 66 in the photoresist mask 62 using a process which is highly selective for oxide, ie the etching process must readily etch oxide but W'OP '15 must not be the material of etch the etch stop layer 54 (silicon nitride). For example, a suitable selective etching process can be used using an etchant obtained from a mixture of source gases comprising C4F8 / CO or CF4 mixed with CHF3 / Ar or N2. Thus, the etching process removes portions of the intermetal oxide layer 58 wherever it is released by the photoresist mask to determine gaps within the dielectric intermetal layer 58 in which the wiring lines 10 are to be formed in the second layer. The etching process stops at the silicon nitride etch stop layer 54 within those portions of the photoresist mask openings 66 overlying a solid etch stop layer 54. Within these photoresist mask openings 64 overlying the openings 56 in the silicon nitride etch stop layer 54, the etching process proceeds to the dielectric oxide intermediate layer 52 to form openings 68 aligned with the etch stop mask openings 56, the etch stop layer 54 partially acts as a hard mask for this process. The openings in the dielectric oxide intermediate layer 52 will later be filled with metal to provide the connections in the first layer for the device.

Het etsproces dat wordt gebruikt bij het vormen van de bedradingslijnen in de tweede laag en de verbindingen in de eerste laag is zeer selectief voor oxyde en etst in wezen 25 niet de siliciumnitride-etsstoplaag 54. Ondanks het hoge selectiviteitsniveau, etst het etsproces dat wordt gebruikt om de openingen in de oxyde-tussenlaag 52 te vormen nog vrij gekomen oppervlakken van de siliciumnitride-etsstoplaag 54 in geringe mate. Derhalve kan het oppervlak van de etsstoplaag 30 54 dat is vrijgegeven, worden geëtst om kleine holtes 70 te vormen binnen de openingen 66 in het fotoresistmasker, die niet boven openingen 56 in de etsstoplaag liggen. De randen van de openingen 56 in de etsstoplaag 54 worden ook enigszins in dit proces geëtst, hetgeen voorziet in een afgeschuinde 35 rand 72 voor de openingen in de etsstoplaag. Het vormen van een dergelijke afgeschuinde rand 72 voor de openingen in de 1006189 16 etsstoplaag 54 wordt geprefereerd, omdat een dergelijke afgeschuinde rand het vermogen om de openingen 68 op te vullen binnen de diëlektrische tussenlaag 52 vergroot. De aanwezigheid van een afgeschuinde rand 72 reduceert de 5 neiging om een overhang te vormen boven de opening 68 in de diëlektrische tussenlaag 52. Indien het proces dat wordt gebruikt om de intermetaal-oxydelaag 58 en de oxyde tussenlaag 52 te etsen als zodanig geen afgeschuinde rand 72 vormt langs de rand van de openingen 56 in de etsstoplaag 54, 10 kan het wenselijk zijn om een isotroop etsproces te omvatten op de randen van de openingen in de etsstoplaag 54 nadat de diëlektrische intermetaallaag 52 is geëtst om een afgeschuinde zijwand te vormen op de openingen in de etsstoplaag.The etching process used in forming the wiring lines in the second layer and the compounds in the first layer is very selective for oxide and essentially does not etch the silicon nitride etch stop layer 54. Despite the high selectivity level, the etching process used etches To form the openings in the oxide intermediate layer 52, surfaces of the silicon nitride etching stopper layer 54 still become vacant to a small extent. Thus, the surface of the etch stop layer 54 released can be etched to form small cavities 70 within the openings 66 in the photoresist mask, which are not above openings 56 in the etch stop layer. The edges of the openings 56 in the etch stop layer 54 are also etched somewhat in this process, which provides a beveled edge 72 for the openings in the etch stop layer. The formation of such a beveled edge 72 for the openings in the 1006189 16 etch stop layer 54 is preferred because such a beveled edge increases the ability to fill the openings 68 within the intermediate dielectric layer 52. The presence of a beveled edge 72 reduces the tendency to form an overhang above the opening 68 in the intermediate dielectric layer 52. If the process used to etch the intermetal oxide layer 58 and the oxide intermediate layer 52 as such does not have a beveled edge 72 along the edge of the openings 56 in the etch stop layer 54, it may be desirable to include an isotropic etching process on the edges of the openings in the etch stop layer 54 after the dielectric intermetal layer 52 is etched to form a beveled sidewall on the openings in the etching stop layer.

15 Nadat de structuur van fig. 19 volledig is, wordt het fotoresistmasker 62 afgenomen door verassen en is de structuur gereed voor het neerslaan van een metaallaag 74 om de openingen in de diëlektrische intermetaallaag 58 en de diëlektrische tussenlaag 52, zoals weergegeven in fig. 20, op 20 te vullen. De metaallaag 74 kan een enkel metaal zijn, zoals aluminium dat door kathodeverstuiving is neergeslagen, of een ander goedkoop metaal. De eisen die door geïntegreerde keteninrichtingen met hoge dichtheid worden gesteld aan bedradingsstructuren zijn echter complex en op meer typerende 25 wijze wordt een meerlaags-bedradingsstructuur gebruikt om de openingen in de structuur van fig. 19 op te vullen. Het kan bijvoorbeeld wenselijk zijn om te voorzien in een dunne "lijm" of adhesielaag op de binnenoppervlakken van de openingen die zijn vrijgemaakt binnen de openingen 64, 66.After the structure of Fig. 19 is complete, the photoresist mask 62 is taken off by ashes and the structure is ready for the deposition of a metal layer 74 around the openings in the dielectric intermetal layer 58 and the intermediate dielectric layer 52, as shown in Fig. 20. , to fill in 20. The metal layer 74 can be a single metal, such as aluminum sputter deposited, or other inexpensive metal. However, the requirements placed on wiring structures by high-density integrated circuit devices are complex, and more typically, a multi-layer wiring structure is used to fill the gaps in the structure of Figure 19. For example, it may be desirable to provide a thin "glue" or adhesion layer on the inner surfaces of the openings released within the openings 64, 66.

30 Deze lijmlaag kan het daaropvolgende neerslaan van sommige typen plugmetalen verhogen. Ook kan de lijmlaag prima werken als barrière voor interdiffusie tussen het metaal van de verbindingsstructuren en het substraat. Geschikte lijmlagen omvatten titanium, wolfraam, een vaste oplossing van titanium 35 en wolfraam, of andere verbindingen, waarvan vele ook vuurvaste metalen omvatten zoals titaniumnitride. Deze ) 00<R? ί' 17 lijmlaagmetalen kunnen worden neergeslagen door CVD of door een fysische opdamping, afhankelijk van de aard van het bijzondere materiaal dat wordt gebruikt als lijmlaag. Nadat de dunne lijm- of adhesielaag is gevormd op de 5 binnenoppervlakken van de openingen in de diëlektrische lagen, worden de resterende delen van de openingen opgevuld, op typerende wijzen met een plugmetaal dat verschilt van het metaal dat als lijmlaag is gebruikt. Het plugmetaal kan bijvoorbeeld wolfraam, aluminium, legeringen die aluminium 10 bevatten, koper, legeringen die koper bevatten, en een aantal andere metalen zijn, afhankelijk van de bijzondere inrichting die wordt gevormd en de beperkingen van het proces dat wordt gebruikt voor het vormen van de inrichting. Zoals bekend in de techniek kunnen deze metalen in het algemeen worden 15 neergeslagen door fysische opdampingsprocessen, zoals kathodeverstuiving, maar enkele metalen worden bij voorkeur neergeslagen door CVD. De metaallaag 74 die wordt aangebracht over de structuur wordt bij voorkeur overvuld, zoals getoond in fig. 20.This adhesive layer can increase the subsequent deposition of some types of plug metals. The adhesive layer can also work well as a barrier to interdiffusion between the metal of the bonding structures and the substrate. Suitable adhesive layers include titanium, tungsten, a solid solution of titanium 35 and tungsten, or other compounds, many of which also include refractory metals such as titanium nitride. This) 00 <R? 17 adhesive layer metals can be deposited by CVD or by physical deposition, depending on the nature of the particular material used as the adhesive layer. After the thin adhesive or adhesion layer is formed on the inner surfaces of the openings in the dielectric layers, the remaining parts of the openings are filled, typically with a plug metal different from the metal used as the adhesive layer. For example, the plug metal can be tungsten, aluminum, alloys containing aluminum, copper, alloys containing copper, and a number of other metals, depending on the particular device being formed and the limitations of the process used to form the design. As known in the art, these metals can generally be deposited by physical vapor deposition processes, such as sputtering, but some metals are preferably precipitated by CVD. The metal layer 74 applied over the structure is preferably overfilled, as shown in Fig. 20.

20 Het bepalen van de tweelaags-verbindingsstructuur wordt voltooid door het verwijderen van overtollige delen van de metaallaag 74 bij voorkeur in een metaal CMP-proces. Het eindresultaat van een dergelijk polijstproces is het verschaffen van een vlak oppervlak dat zich uitstrekt over de 25 bedradingslijnen 76 in de tweede laag en de diëlektrische intermetaallaag 58. Op deze wijze worden zowel de verbindingsstructuren 78 in de eerste laag als de bedradingslijnen 76 in de tweede laag verschaft met gebruikmaking van één enkele oxyde etsstap en zonder 30 diëlektrisch materiaal tussen metaallijnen te moeten neerslaan. Bovendien maken de meer vlakke oppervlakken waarop de fotoresistmaskers worden gevormd in het proces van de fig. 15-21 voor het vormen van de tweelaags-verbindingsstructuur het mogelijk dat een fotolithografisch proces wordt 35 uitgevoerd met grotere nauwkeurigheid. Ten slotte verschaft het proces volgens de onderhavige uitvinding natuurlijk een 1006162 18 vlak gemaakt oppervlak zoals getoond in fig. 21, dat verdere verwerkingsstappen onderbrengt. Processen volgens de werkwijzen van de onderhavige uitvinding kunnen derhalve tweelaags-verbindingsstructuren vormen met grotere 5 betrouwbaarheid en vervaardigingsgemak. Daaropvolgende verwerking omvat normaliter het neerslaan van een verdere laag van een bedradingslijn op het oppervlak van de structuur, weergegeven in fig. 21. Op typerende wijze wordt een laag lijmmetaal neergeslagen over het oppervlak van de 10 inrichting en additioneel metaal wordt met afdekking neergeslagen en vervolgens wordt de metalen laag gedessineerd om bedradingslijnen van een derde laag te bepalen.Determination of the two-layer bond structure is completed by removing excess parts from the metal layer 74, preferably in a metal CMP process. The end result of such a polishing process is to provide a flat surface that extends over the wiring lines 76 in the second layer and the dielectric intermetal layer 58. In this way, both the bonding structures 78 in the first layer and the wiring lines 76 in the second layer provided using a single oxide etching step and without having to deposit dielectric material between metal lines. In addition, the more planar surfaces on which the photoresist masks are formed in the process of Figures 15-21 to form the two-layer bond structure allow a photolithographic process to be performed with greater precision. Finally, the process of the present invention, of course, provides a flattened surface 1006162 18 as shown in Fig. 21, which incorporates further processing steps. Processes according to the methods of the present invention can therefore form two-layer connection structures with greater reliability and ease of manufacture. Subsequent processing normally involves depositing a further layer of a wiring line on the surface of the structure, shown in Fig. 21. Typically, a layer of glue metal is deposited over the surface of the device and additional metal is deposited with cover and then the metal layer is patterned to determine wiring lines of a third layer.

Hoewel de onderhavige uitvinding in het bijzonder is beschreven met betrekking tot voorkeursuitvoeringsvormen 15 ervan is het duidelijk dat deze uitvoeringsvormen bij wijze van voorbeeld worden verschaft. Deskundigen zullen gemakkelijk inzien dat variaties en modificaties tot stand kunnen worden gebracht voor deze uitvoeringsvormen zonder de beschermingsomvang van de onderhavige uitvinding te boven te 20 gaan. Derhalve is de beschermingsomvang van de onderhavige uitvinding niet beperkt tot de beschreven voorkeursuitvoeringsvormen, maar in plaats daarvan moet de beschermingsomvang van de onderhavige uitvinding worden bepaald door de volgende conclusies.While the present invention has been described in particular with respect to preferred embodiments thereof, it is understood that these embodiments are provided by way of example. Those skilled in the art will readily appreciate that variations and modifications can be made for these embodiments without exceeding the scope of the present invention. Therefore, the scope of the present invention is not limited to the described preferred embodiments, but instead the scope of the present invention is to be defined by the following claims.

1006110061

Claims

A method of manufacturing an integrated circuit having conductor structures in a first layer and conductor structures in a second layer, comprising the following steps: providing a substrate containing one or more integrated circuit devices; providing a first insulating layer containing silicon oxide over the substrate; providing an etch stop layer containing silicon nitride over the first insulating layer; patterning the etch stop layer to define gaps in the patterned etch stop layer corresponding to 15 positions to form conductor structures in the first layer; providing a second insulating layer containing silicon oxide over the patterned etch stop layer; forming a mask in the second layer over the second insulating layer, the mask in the second layer having openings corresponding to positions where conductor structures are to be formed in the second layer; etching through the openings in the mask in the second layer to form conductor openings in the second layer in the second insulating layer and etching through the openings in the patterned etch stop layer to form the conductor openings in the first layer in the first insulating layer ; and depositing metal in the conductor openings in the second layer and in the conductor openings in the first layer, characterized in that the openings in the patterned etching stop layer are chamfered, so that an upper part of the openings in the patterned etch stop layer is wider than a lower part of the openings in the patterned etching stop layer.

2. Method according to claim 1, characterized in that the openings in the mask in the second layer are larger than the openings in the patterned etching stop layer. • i r \ r- * H r, "

Method according to claims 1 or 2, characterized in that the patterned etching stop layer acts as a hard mask for etching the first insulating layer. - t <’'. f * l- -