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MXPA97007541A - Aparato para generar imagenes - Google Patents

Aparato para generar imagenes

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Publication number
MXPA97007541A
MXPA97007541A MXPA/A/1997/007541A MX9707541A MXPA97007541A MX PA97007541 A MXPA97007541 A MX PA97007541A MX 9707541 A MX9707541 A MX 9707541A MX PA97007541 A MXPA97007541 A MX PA97007541A
Authority
MX
Mexico
Prior art keywords
memory
data
cache
frame buffer
sensitive
Prior art date
Application number
MXPA/A/1997/007541A
Other languages
English (en)
Other versions
MX9707541A (es
Inventor
Oka Masaaki
Hiroi Toshiyuki
Original Assignee
Sony Computer Entertainment:Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP02033196A external-priority patent/JP3519199B2/ja
Application filed by Sony Computer Entertainment:Kk filed Critical Sony Computer Entertainment:Kk
Publication of MX9707541A publication Critical patent/MX9707541A/es
Publication of MXPA97007541A publication Critical patent/MXPA97007541A/es

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Abstract

Los datos, procedentes de una parte principal de una máquina de dibujo 101, se envían hacia y se almacenan transitoriamente en una memoria de tipo primero que entra, primero que sale (FIFO) 102 para el almacenamiento transitorio, y se suministra por vía de un dispositivo operativo 103 a una memoria cachérápido 104, donde se lleva a cabo el intercambio de datos con un buffer (memoria intermedia) de marco 105. Un controlador 106 de la memoria cachécontrola esta memoria caché104 para la lectura previa de los contenidos de la memoria FIFO 102 y colectivamente los datos de lectura/escritura de la misma página en el buffer 105 de marco, el cual es accesible a alta velocidad. Esto habilita el acceso rápido con el uso de un buffer barato de marco, para mejorar la velocidad de dibujo.

Description

APARATO PARA GENERAR IMÁGENES Campo Técnico Esta invención se refiere a un aparato para generar imágenes y, más particularmente, a un aparato para generar imágenes usadas en un equipo de video que emplea una computadora, tal como una computadora de gráficos, un dispositivo de efectos especiales o una máquina de juegos de video. Técnica Anterior En un equipo que emplea gráficas de computadora, tal como una máquina de juegos de video, una computadora personal o una computadora de gráficos, el proceso de geometría o el proceso auxiliar se lleva a cabo para generar datos de una imagen o una imagen producida y exhibida en un dispositivo de exhibición de receptor de televisión, un receptor de monitor o un tubo de rayos catódicos (CRT) . Una unidad de proceso de geometría ejecuta la transformación de coordenadas, cálculos de recorte o de fuente de luz, mientras una unidad de proceso auxiliar toma en cuenta los colores y los valores de Z de todos los pixeles (elementos de imagen) que componen un polígono, desde los datos de color de los puntos de vértice y los valores de Z que indican la profundidad, para escribir datos de pixeles en una memoria de imágenes.
Para realizar tal proceso, en particular el proceso auxiliar antes mencionado, se usa un circuito de proceso de dibujo o una máquina de dibujo. La máquina de dibujo emplea generalmente un método para escribir un pixel generado directamente en una memoria de imágenes. Entretanto, la velocidad de dibujo de imágenes es influenciada por la velocidad de escritura de la máquina de dibujo a la memoria de imagen, de modo que con una velocidad baja de acceso de la memoria de imagen, la velocidad de dibujo es disminuida. Por lo tanto, si se usa una memoria costosa de alta velocidad como la memoria de imágenes de gran capacidad para aumentar la velocidad dé dibujo, el costo del sistema se aumenta prohibitivamente. Sin embargo, si se usa una memoria dinámica de acceso al aleatorio (DRAM) barata, la velocidad de dibujo del sistema es disminuida. Se puede considerar suministrar una memoria buffer (memoria intermedia) que corresponde a una página de la DRAM, entre la máquina de dibujo y la memoria de imágenes, y hacer la memoria de imágenes accesible solamente para la transfe-rencia en ráfagas de alta velocidad. Sin embargo, si los datos del dibujo ocurren en una secuencia de puente del límite de la página dentro de un intervalo de la capacidad de la memoria buffer, se produce una eficiencia disminuida.
En vista de lo anterior, la presente invención suministra un aparato que genera imágenes, por el cual se puede mantener la alta velocidad de dibujo, aún con el uso de una memoria barata, tal como una memoria DRAM. EXPOSICIÓN DE LA INVENCIÓN La presente invención suministra un aparato que genera imágenes, para generar datos de pixel para el exhibidor de imágenes, sensible a la información de imágenes, por el elemento de proceso de dibujos y para escribir los pixeles generados en una memoria de imágenes que corresponde a una pantalla de exhibición, que incluye una memoria para el almacenamiento transitorio de datos desde el elemento de proceso de dibujo, una memoria caché provista entre la memoria y la memoria de imágenes y un elemento de control de la memoria caché, para controlar la lectura/escritura para la memoria caché, sensible a los contenidos de la memoria. En el aparato que genera imágenes de la presente invención, se proporciona un dispositivo de operación entre la memoria y la memoria caché, para llevar a cabo operaciones sensible a una salida del elemento de proceso de dibujo. En el aparato que genera imágenes de la presente invención, la memoria es una memoria FIFO (primero que entra, primero, sale primero) .
En el aparato que genera imágenes de la presente invención, la memoria de imágenes es una memoria de marco. En el aparato que genera imágenes de la presente invención, el dispositivo de operación ejecuta un proceso de buffer Z, sensible a una salida del elemento de proceso de dibujo. En el aparato crue genera imágenes de la presente invención, el dispositivo de operación ejecuta un proceso contra leyendas secundarias, sensible a una salida del elemento de proceso de dibujo. En el aparato que genera imágenes de la presente invención, el dispositivo de operación ejecuta un proceso de filtración sensible a una salida del elemento de proceso de dibujo. En el aparato que genera imágenes de la presente invención, el dispositivo de operación realiza una mezcla a sensible a una salida del elemento de proceso de dibujo. En el aparato que genera imágenes de la presente invención, el dispositivo de operación realiza un proceso semi-transparente sensible a una salida del elemento de proceso de dibujo. En el aparato que genera imágenes de la presente invención, el dispositivo de operación realiza un proceso de re-arreglo de pixeles, sensible a una salida del elemento de proceso de dibujo. Con el aparato que genera imágenes, de acuerdo con la presente invención, los datos de imágenes generados por el elemento de proceso de dibujo, tal como una máquina de dibujo, se almacenan transitoriamente en una memoria, tal como una memoria FIFO. Una memoria caché rápida es provista entre esta memoria FIFO y un buffer de marco y los contenidos de la memoria FIFO son leídos previamente por el elemento de control de la memoria caché para controlar la lectura/escritura de la memoria caché. Por lo tanto, si se usa una memoria barata, tal como una memoria DRAM usual, como un buffer de marco, se realiza el acceso de alta velocidad por vía de la memoria caché, para mejorar la eficiencia de dibujo. En este momento, los datos de una página del buffer de marco se pueden leer colectivamente y ser escritos con alta eficiencia para realizar el acceso más rápido. Se suministra un dispositivo de operación entre la memoria FIFO y la memoria caché, para llevar a cabo el proceso de buffer Z, la operación contra leyendas secundarias y varias operaciones de filtración, el proceso de mezcla a, el proceso semi-transparente o el proceso de re-arreglo de pixeles.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es un diagrama de bloques que muestra una estructura esquemática de una modalidad de la presente invención, en la cual un aparato que genera imágenes se aplica a una máquina de juegos de video; la Figura 2 es un diagrama de bloques que muestra una estructura ilustrativa de un procesador de gráficas, el cual es un dispositivo procesador de imágenes de un aparato que genera imágenes de acuerdo con la presente invención; la Figura 3 es un diagrama de bloques que muestra una estructura ilustrativa entre la porción principal de una máquina de dibujo y un buffer de marco del aparato que genera imágenes, de acuerdo con la presente invención; la Figura 4 ilustra un ejemplo de una estructura de datos en una memoria FIFO; la Figura 5 ilustra un ejemplo de una estructura de datos en una memoria caché; la Figura 6 ilustra la operación en el caso del suministro de una memoria buffer, entre la máquina de dibujo y el buffer de marco; la Figura 7 ilustra una estructura de datos en una memoria caché ordinaria; la Figura 8 es un diagrama de bloques que muestra una estructura esquemática en el caso del suministro de una memoria caché usual, entre la porción principal de la máquina de dibujo y el buffer de marco; la Figura 9 es un diagrama de flujo para ilustrar la operación de la estructura mostrada en la Figura 8; la Figura 10 ilustra la operación de escritura de un cordón de datos de dibujo en el buffer de marco; la Figura 11 es un diagrama de flujo para ilustrar la operación de primera lectura de la memoria FIFO por el controlador de la memoria caché en la estructura de la Figura 3; la Figura 12 es un diagrama de flujo para ilustrar la operación de lectura/escritura para la memoria caché por el controlador de esta memoria caché, en la estructura de la Figura 3; la Figura 13 es un diagrama de circuitos que muestra un ejemplo especificado de un dispositivo de operación de la Figura 3; la Figura 14 es un diagrama de circuito que muestra el ejemplo específico de un dispositivo de operación de la Figura 13; la Figura 15 es una vista de planta de una máquina de juegos de video, que incorpora la presente invención; la Figura 16 es una vista lateral posterior de la máquina de juegos de video; la Figura 17 es una vista lateral de la máquina de juegos de video; y la Figura 18 es una vista de planta de un CD-ROM cargado en una máquina de juegos de video. EL MEJOR MODO PARA LLEVAR A CABO LA INVENCIÓN Haciendo referencia a los dibujos, se explicarán en detalle las modalidades preferidas de la presente invención.
La Figura 1 muestra una estructura esquemática de una máquina de juegos de video, como un aparato que genera imágenes, de acuerdo con la presente invención. La máquina de juegos de video, mostrada en la Figura 1, extrae y ejecuta un programa de juego almacenado, en un dispositivo de almacenamiento auxiliar, por ejemplo, en un disco óptico, para ejecutar un juego de acuerdo con las instrucciones del usuario. Específicamente, esta máquina de juegos de video tiene dos clases de buses (colectores) , es decir un bus principal 1 y un bus secundario 2. El bus principal 1 y el bus secundario 2 se interconectan por medio de un controlador 16 de buses. Al bus principal 1 se conectan una unidad central de proceso principal (CPU principal) 11, que comprende un microprocesador, una memoria principal 12, que comprende una memoria de acceso aleatorio (RAM) , un controlador de acceso directo principal de la memoria o DMAC principal 13, un descodificador MPEG 14 y una unidad de proceso de imágenes o unidad de proceso gráfico GPU 15. Al bus secundario 2 se conectan una unidad central de proceso subsidiaria o sub-CPU 21, compuesta de un microprocesador, una memoria subsidiaria, formada por una memoria de acceso aleatorio (RAM) , un control^or del acceso de la memoria dinámica subsidiaria o sub-DMAC 23, una memoria solamente de lectura (ROM) 24, que tiene almacenado un programas, tal como los sistemas de operación, una unidad de proceso de sonido (SPU) 25, un controlador de comunicación o modo de transmisión asincrónico (ATM) 26, un dispositivo auxiliar 27 de almacenamiento, un dispositivo de entrada 28 y una unidad CD-ROM 30. El controlador 16 de bus es un dispositivo en el bus principal 1 para ejecutar la conmutación entre este bus principal 1 y el bus secundario 2 y está inicialmente en un estado abierto. La CPU principal 11 es un dispositivo, en el bus principal 1, operado por un programa en la memoria principal 12. Puesto que el controlador 16 de bus está inicialmente en el estado abierto durante el arranque, la CPU principal 11 extrae el programa inicial desde la ROM 24 en el bus secundario 2 con el fin de cargar un programa de aplicación y los datos necesarios del CD-ROM por la unidad CD-ROM 30 sobre la memoria principal 12 o en los dispositivos en el bus secundario 2. En la CPU principal 11 se carga una máquina de transferencia de geometría (GTE) , configurada para ejecutar el proceso, tal como la transformación de coordenadas. La GTE 17 tiene un mecanismo de computación paralelo, para llevar a cabo múltiples operaciones de proceso de computación en paralelo y es sensible al proceso de computación desde la CPU 11, con el fin de llevara a cabo operaciones de proceso rápidas, tal como la transformación de coordenadas, cálculos de fuente de luz, operaciones de matriz o vectores. Con base en los resultados de las operaciones de proceso de computación por el GTE 17, la CPU principal 11 define un modelo tridimensional como una combinación de figuras unitarias básicas, tal como triángulos o cuadrángulos, formula un comando de dibujo asociado con cada polígono, para dibujar una imagen tridimensional y forma paquetes del comando de dibujo con el fin de guiar el paquete de comando resultante a la GPU 15. El DMAC principal 13 es un dispositivo en el bus principal 1 para manejar la transferencia de DMA de un dispositivo en el bus principal 1. Si el controlador 16 de buses está abierto, el DMAC principal 13 también controla los dispositivos en el bus secundario 2.
La GPU 15 es un dispositivo en el bus principal 1, que funciona como un procesador auxiliar, Este GPU 15 construye el comando de dibujo enviado desde la CPU principal 11 o el DMAC principal 13, como un paquete de comandos y realiza el proceso auxiliar de los datos de pixel de escritura en el buffer 18 de marco como una imagen de memoria, desde los datos de color y la profundidad de los pixeles, tomando en cuenta los colores y los valores de Z de todos los pixeles que componen el polígono. El MDEC 14 es un dispositivo de conexión de Entrada/Salida, capaz de operar paralelo a la CPU, y es un dispositivo en el bus principal 1 que funciona como la máquina que expande imágenes. Este MDEC 14 descodifica los datos de imágenes comprimidos y codificados por la transfor-mación ortogonal, tal como la transformación discreta del coseno. La sub-CPU 21 es un dispositivo en el bus secundario 2 que opera de acuerdo con un programa en la sub-memoria 22. El sub-DMAC 23 es un dispositivo sobre el bus secundario 2 para realizar el control, tal como la transfe-rencia del DMAC para el dispositivo en el bus secundario 2. Este sub-DMAC 23 puede adquirir derechos para el bus solamente cuando el controlador 16 de bus se cierra. La SPU es un dispositivo en el bus secundario 2 que funciona como un procesador de sonido. Este SPU 25 es sensible a un comando de sonido enviado como un paquete de comandos desde la sub-CPU 21 o el sub-DMSC 23, como un paquete de comandos para extraer datos de fuente de sonidos desde la memoria 29 de sonidos, para producir los datos extraídos. La ATM 26 es un dispositivo para las comunicaciones en el bus secundario 2. La memoria subsidiaria 27 es un dispositivo de entrada/salida de datos en el bus secundario 2 y se compone de una memoria no volátil, tal como una memoria instantánea. Este dispositivo auxiliar de almacenamiento 27 retiene transitoriamente datos, tal como el proceso del juego o los marcadores. El dispositivo de entrada/salida 28 es un disposi-tivo de entrada desde otros equipos, tal como un teclado de control, en el bus secundario 2, y la interfaz de hombre/máquina, tal como el dispositivo ratón, una entrada de imagen o entrada de voz. La unidad 30 de CD-ROM es un dispositivo de entrada de datos en el bus secundario 2 y reproduce los datos necesarios o programas de aplicación desde el CD-ROM. Es decir, con la presente máquina de juegos de video, el sistema de proceso geométrico, que ejecuta procesos geométricos, tal como la transformación de coordenadas cálculos de recortes o fuentes de luz , que formula un comando de dibujo para definir modelos tridimensionales como una combinación de las figuras unitarias (polígonos) , tal como triángulos o cuadrángulos, para dibujar imágenes tridimensio-nales y enviarlas al comando de dibujo asociado con cada polígono, como un paquete de comandos en el bus principal 1, se compone de la CPU principal 11 y la GTE 17 en el bus principal 1. Igualmente, el sistema de proceso auxiliar para formular datos de pixeles de cada polígono, basados en el comando de dibujo desde el sistema de proceso de geometría, para escribir en el buffer 18 de marco por medio del proceso auxiliar, para dibujar una figura en el buffer 18 de marco, está constituido por la GPU 15. Haciendo referencia a la Figura 2, que muestra una estructura detallada de la GPU 15, esta GPU 15 incluye una máquina 31 de paquetes conectada al bus principal 1, y realiza el proceso auxiliar de escribir datos de pixel de cada polígono en el buffer 18 de marco por el procesador previo 32 y la máquina de dibujo 33, de acuerdo con el comando de dibujo enviado como un paquete de comandos desde la CPU principal 11 o el DMAC principal mostrado en la Figura 1, sobre el bus principal 1 a la máquina 31 de paquetes, extrae informes de datos de pixel de la imagen dibujada en el buffer 18 de marco y proporciona los datos de pixel extraídos por vía del controlador 34 de CRT como señales de video a un receptor de televisión o un receptor de monitor, no mostrado. La máquina 31 de paquetes desarrolla el paquete de comandos enviados desde la CPU principal 11 o el DMAC princi-pal 13, sobre el bus principal 1 en un registrador, no mostrado. El procesador previo 32 genera datos de polígono, de acuerdo con el comando de dibujo enviado a la máquina 31 de paquete, como el paquete de comando y realiza el ajuste previo del proceso previo, tal como una división de polígono, como se explica más adelante, en los datos de polígono, mientras genera varios datos, tal como la información de las coordenadas del punto de vértice para los polígonos respectivos requeridos por la máquina 33 de dibujo, la información de dirección, tal como la textura o la textura del mapa MIP o la información de control, tal como el intercalado de pixeles. La máquina 33 de dibujo incluye N máquinas de polígono 33A1, 33A2 ..., 33AN, conectadas al procesador previo 32, N máquinas de textura 33B1, 33B2, ..., 33BN, conectadas a las máquinas de polígono 33A1, 33A2, ..., 33AN, un primer conmutador 33C de bus, conectado a las máquinas de textura 33B1, 33B2, ..., 33BN, M máquinas de pixel 33D1, 33D2, ..., 33DM, conectados al primer conmutador 33C de bus 33C, un segundo conmutador 33E de bus, conectado a las máquinas de pixel, 33D1, 33D2, ..., 33DM, una memoria caché de textura 33F, conectada al segundo conmutador de bus 33E, y una memoria caché CLUT 33G, conectada a la memoria caché de textura 33F. En la máquina 33 de dibujo, las N máquinas de polígono 33A1, 33A2, ... 33AN, generan en secuencia polígonos de acuerdo con el comando de dibujo en la base de los datos de polígono procesado previamente por el procesador previo 32, para realizar el proceso de sombreado paralelo desde un polígono a otro. Las N máquinas de textura 33B1, 33B2, ..., 33BN realizan el mapeo de textura o mapa MIP en paralelo, con base en los datos de textura suministrados de la memoria caché 33F de textura por vía de la memoria caché 33G de la tabla de consulta de color (CLUT) , en cada uno de los polígonos generados por las máquinas de polígono 33A1, 33A2, ..., 33AN. El procesador previo 32 suministra previamente la información de dirección, tal como la textura o textura del mapa MIP, se une a los polígonos procesados por las N máquinas de textura 33B1, 33B2, ..., 33BN, a la memoria caché 33F de textura. Con base en la información de dirección anterior, los datos de textura necesarios para el mapeo de textura se transfieren desde el área de textura en el buffer 18 de marco. A la memoria caché 33G de la CLUT, los datos de la CLUT, que serán referidos durante el dibujo de textura, se transfieren desde el área de la CLUT en el buffer 18 del marco. Los datos del polígono, procesados con el mapeo de textura o mapa MIP, por las N máquinas de textura, 33B1, 33B2, ..., 33BN, se transfieren por vía del primer conmutador 33F de bus a M máquinas de pixel 33D1, 33D2, ..., 33DM. Las M máquinas de pixel 33D1, 33D2, ..., 33DM realizan varias operaciones de proceso de imágenes, tal como el proceso del buffer Z que procesa contra leyendas secundarias, en paralelo, para generar M datos de pixel. Los M datos de pixel, generados por las M máquinas de pixel 33D1, 33D2, ..., 33DM, se escriben en el buffer 18 de marco por vía del conmutador 33E del segundo bus. Este segundo conmutador 33F de bus, se alimenta con la información de control de intercalado de pixel, desde el procesador previo 32. El segundo conmutador 33E de bus tiene la función de realizar el proceso de intercalado de pixel de seleccionar L datos de pixel desde los M datos de pixel generados por las M máquinas de pixel 33D1, 33D2, ..., 33DM, de acuerdo con la información de control anterior, para escribir M datos de pixel con M ubicaciones de almacenamiento, que se adaptan en la configuración al polígono dibujado en el buffer 18 de marco, como la unidad de acceso.
La máquina de dibujo 33 genera y escribe todos los datos de pixel de cada polígono en el buffer 18 de marco, con base en los datos del polígono procesador previamente por el procesador previo 32, para dibujar una imagen definida como la combinación de los polígonos por el comando de dibujo en el buffer 18 de marco. Los datos de pixel de la imagen, dibujados en el buffer 18 de marco se extraen y suministran por medio del CRTC 34 como señales de video a un receptor de televisión o a un receptor e monitor, no mostrado. Haciendo referencia a la Figura 3, se explica una estructura ilustrativa entre la porción principal de una máquina de dibujo 33 y un buffer 18 de marco. Haciendo referencia a la Figura 3, una porción principal 101 de la máquina 33 de dibujo corresponde a una estructura corriente arriba de las máquinas de pixel 33D1, 33D2, ..., 33DM, mostradas en la Figura 2. Cada máquina de pixel 33D1, 33D2, ..., 33DM, incluye una memoria de tipo primero que entra, primero que sale (FIFO) 102, un dispositivo de operación 103 , una memoria caché 104 y un controlador 106 de memoria caché, mostrado en la Figura 3. La porción principal 101 de los datos de pixel de salida de la máquina de dibujo, que se van a dibujar, y envía estos datos de pixel a la memoria FIFO 102, para el almacenamiento temporal ahí. Esta memoria FIFO 102 puede ser leída previamente en sus contenidos, como se explica más adelante, y tiene una lectura previa controlada por el controlador 106 de la memoria caché. En la memoria FIFO 102 se escriben datos o comandos configurados como se muestra, por ejemplo en la Figura 4, y donde OPR denota un modo de operación, X, Y y Z denotan los valores de las coordenadas, R, G y B y a denotan los valores de color y W denota una bandera que habilita la escritura. La clave de operación OPR se compone de, por ejemplo, seis bits b= hasta b5, de los cuales el bit bO denota si o no se hace la mezcla a con 1 y 0, mientras el bit b2 denota si o no se usa un buffer Z por 1 y 0. Los bits b2 y b3 denotan factores de multiplicación en las direcciones longitudinal y transversal, respectivamente, con 0 y l denotando factores de 2 y 2, respectivamente. Si b2 es 1, dos pixeles longitudinales se dibujan como dos pixeles longitudinales donde Y es un factor de multiplicación de 2. Si b3 es 1, se dibujan dos pixeles transversales, como dos pixeles transversales con X siendo un factor de multiplicación de 2. Los bits b5 y b4 se usan para seleccionar la operación de filtración o contra leyendas secundarias. Si los bits b5 y b4 son 00, 01, 10 u 11, se llevan a cabo el dibujo directo, operación contra leyendas secundarias, filtración de tipo 1 y filtración de tipo 2, respectivamente.
El dispositivo de operación 103 de la Figura 3 está comprendido de un comparador o un efector, como se explica más adelante, y extrae los pixeles de la memoria FIFO 102 para llevar a cabo operaciones o comparar los valores z requeridos de los pixeles. Asimismo, el dispositivo de operación 103 realiza la escritura, el proceso del buffer Z, mezcla, proceso semi-transparente, proceso contra leyendas secundarias, varias operaciones de filtración y re-arreglo de pixeles. La memoria caché 104 está provista para la transfe-rencia en ráfagas con el buffer 105 de marco de la siguiente etapa, que emplea una memoria barata, tal como una memoria de acceso aleatorio ordinaria (DRAM) . Una estructura de datos ilustrativa de la memoria caché se muestra en la Figura 5, en donde Tag es un área de etiqueta o campo de etiqueta comprendido de una página de dirección de páginas y una columna de dirección de columnas, DT es un área de datos, S y V son áreas de bandera que indican si o no la etiqueta y los datos son válidos y RC es un área de cuenta de solicitudes, que índice un valor de cuenta de las solicitudes de acceso de datos. El buffer 105 de marco es equivalente al buffer 18 de marco de las Figuras 1 y 2. esta primera hilera se nombra una línea con la memoria caché 104, que tiene usualmente una capacidad de memoria de dos o más líneas. En general, la página de dirección de páginas y la columna de dirección de columnas del área de etiqueta denotan la dirección de hilera y la dirección de columna o dirección de oren superior del buffer de marco 105, respectivamente. El controlador 106 de la memoria caché es un elemento de control para esta memoria caché 104. Este controlador 106 de la memoria caché emite instrucciones para comprobar previamente los contenidos de la memoria FIFO 102 para comprender el área de datos requerida. Si hay un área vacante suficiente en la memoria caché 104, el .controlador de la memoria caché emite instrucciones para re-arreglar la secuencia en la cual el área de datos aparece y el acceso colectivamente a la misma página en el mismo buffer 105 de marco, tal como la DRAM. El controlador 106 de la memoria caché también emite instrucciones para transferir datos colectivamente desde el controlador 104 de la memoria caché al buffer 105 de marco, de modo que el límite de palabra o el límite de página de la DRAM no es cruzado y así el número de veces de acceso y el tiempo de acceso serán breves. La operación del controlador 106 de la memoria caché será explicada subsecuentemente. Con el dispositivo que genera imágenes, antes descrito, la eficiencia de dibujo de la máquina de dibujo se puede mejorar, mientras las operaciones del buffer Z, contra leyendas secundarias y varias filtraciones, los procesos de mezcla a, semi-transparentes o de re-arreglo de pixeles, se pueden llevar a cabo eficientemente. Antes de proceder a una ilustración más específica de la modalidad anterior, se explicará la técnica pertinente y un ejemplo de referencia de datos de pixel de escritura en el buffer de marco por la máquina de dibujo. Cuando la máquina de dibujo tiene acceso directo al buffer de marco, la velocidad de dibujo se determina por la velocidad de acceso al buffer de marco, requiriendo así una memoria costosa de gran capacidad. Si se usa la memoria DRAM usual barata, como un buffer de marco, el régimen de dibujo se retarda, como se explicó previamente. Se supone que una memoria de buffer, capaz de la transferencia en ráfagas de alta velocidad, es provista entre la máquina de dibujo y el buffer de marco. Por ejemplo, se supone que una memoria de buffer 107, que tiene una capacidad que corresponde a una hilera del buffer de marco 106, que es una página, según la Figura 6, y los cordones de datos de dibujo Ll, L2, L3 y L4 se dibujan en secuencia por la máquina de dibujo. En este caso, los cordones de datos de dibujo Ll, L3 y los cordones de datos de dibujo L2, L4 se dibujan en las áreas 105a, 105b del buffer de marco 105, respectivamente.
Antes de que la máquina de dibujo escrita los cordones de datos de dibujo Ll en la memoria de buffer 107, los datos del área 105a del buffer 105 de marco se leen, y se cargan en la memoria 107 de buffer por la transferencia por ráfagas. Cuando en seguida el cordón L2 de datos de dibujo se dibujan los contenidos de la memoria 107 de buffer se escriben por la transferencia en ráfagas en el área 105a y los datos en el área 105b del buffer 105 de marco se leen (cargan) en la memoria 107 de buffer. El cordón L2 de datos de dibujo es luego escrito en la memoria 107 de buffer. Cuando, en seguida de dibujar el cordón L3 de datos de dibujo, los contenidos de la memoria 107 de buffer se escribe en el área 105b del buffer 105 de marco y subsecuentemente los contenidos del área 105a se leen por la transferencia en ráfagas en el buffer 107 de marco, para escribir el cordón de datos L3 de dibujo, en una siguiente posición del cordón Ll de datos de dibujo. Cuando, en seguida de dibujar el cordón L4 de datos de dibujo,, los cordones de datos Ll, L3 de dibujo en el buffer 107 de marco se escriben en el área 105a del mismo buffer 105 de marco. Los contenidos del área 105b son luego escritos en el buffer 107 de marco y el cordón L4 de datos de dibujo se escriben en la siguiente posición del cordón L2 de datos de dibujo.
En la estructura que emplea la memoria 107 del buffer, desde el acceso por el buffer de marco ocurre frecuentemente, el efecto del acceso de alta velocidad por la transferencia en ráfaga no puede ocasionalmente ser exhibida en forma suficiente. Se propone ahora el suministra de la memoria caché 108 configurada como se muestra en la Figura 7, entre la porción principal de la máquina 101 de dibujo y el buffer 105 de marco, como se muestra en la Figura 8, la memoria caché 108 tiene su lectura-escritura de datos controlada por el controlador 109 de la memoria caché. Aunque la estructura de memoria de la Figura 7 es substancialmente similar a la Figura 5, usa sólo una bandera V (válida) como una estructura usual de la memoria caché. Si, con el uso de tal memoria caché 108, los cordones de datos de dibujo Ll, L2, L3 y L4 son dibujados en secuencia por la máquina de dibujo 101, los datos del área 105a del buffer 105 de marco son leídos (cargados) como los contenidos de los datos DT (0) de la memoria caché 108, los cordones Ll, L3 de datos de dibujo son escritos para los datos DT(0) . Igualmente, los datos del área 105b del buffer 105 de marco son leídos como los contenidos de los datos DT (1) y subsecuentemente se escriben los cordones L2 , L4 de datos de dibujo. Esto hace posible la lectura/escritura colectivas de los cordones L2, L4 de los datos de dibujo como los datos DT (0) en el área 105 (a) del buffer 105 de marco, mientras habilita la escritura/lectura colectivas de los cordones de datos de dibujo, L2, L4, como los datos DT (l) en el área 105 (b) del buffer 105 de marco, disminuyendo así el número de veces del acceso al buffer 105 de marco, para asegurar el dibujo a alta velocidad. Un ejemplo ilustrativo del algoritmo de la operación de control por el controlador 109 de la memoria caché de la Figura 8 se explica con referencia a la Figura 9. En la Figura 9, la banderas V de todas las líneas de la memoria caché 108 se colocan en 0 en la primera etapa S201. El proceso luego se transfiere a la etapa S202 para ajustar un estado de espera hasta que la máquina de dibujo requiere el acceso de memoria. Si se requiere este acceso de memoria, ei proceso se transfiere a la etapa S203 para buscar una de todas las líneas de la memoria caché 108 en la cual la bandera V es 1 y los bits de orden superior de la dirección de solicitud coinciden con la etiqueta Tag. En la siguiente etapa S204, se comprueba si o no tal línea se ha encontrado. Si el resultado de la comprobación es NO, el proceso se transfiere a la etapa S205 y, si es de otra manera, el proceso se transfiere a la etapa S209. En la etapa S205, una línea con la bandera V en 0 es buscada. Si el resultado de la comprobación es NO, el proceso se transfiere a la etapa S207 y, si es de otra manera, el proceso se transfiere a la etapa S208. En la etapa S207, la línea se selecciona de la memoria caché 108 y los contenidos DT del área de datos se escriben en la posición de dirección del buffer de marco indicado por la etiqueta Tag. Después de colocar la bandera V para la línea, el proceso se transfiere a la etapa S208. En la etapa S208, para la línea con la bandera V de cero, como se encontró en la etapa S206 o la línea cuya bandera V se ha colocado en 0 en la etapa S207, los datos que corresponden a la dirección de la solicitud de acceso de memoria de la máquina 101 de dibujo se copia desde el buffer 105 de marco. La bandera V para la línea se coloca en 1 y los bits de orden superior de dirección son copiados en el área de etiqueta para la línea, después de lo cual el proceso se transfiere a la etapa S209. En esta etapa S209, la máquina 101 de dibujo tiene acceso a la línea de la memoria caché 108, después de lo cual el proceso se invierte a la etapa S202. En la modalidad explicada con referencia a las Figuras 7 a 9, el acceso de la máquina 101 de dibujo a la memoria caché 108 de alta velocidad, se realiza efectivamente, mientras el número de veces de las operaciones de acceso al buffer 105 de marco es disminuido, habilitando así el dibujo a alta velocidad.
Si, en el arreglo anterior, los cordones Ll a L4 de los datos de dibujo, que corresponden a una línea de la memoria caché, son dibujados en secuencia, la conmutación de página se requiere cuando se realiza la escritura de los cordones L2 de datos de dibujo, en seguida del cordón Ll de datos de dibujo para el buffer 105 de marco. Similarmente, la conmutación de página se requiere cuando se realiza la escritura de los cordones L3 y L4 de datos de dibujo en seguida de los cordones L2 y L3 de datos de dibujo, respecti-vamente. Así, la suma total de cuatro operaciones de acceso de páginas, que incluyen la conmutación de página para la escritura del primer cordón de datos Ll de dibujo, se requiere. En el buffer 105 de marco, que emplea la memoria usual de DRAM, se sabe que, mientras se puede lograr la transferencia de datos de alta velocidad en el modo de página nombrado de alta velocidad de la lectura/escritura continua de datos en la misma página, el acceso con la designación de página llega a consumir tiempo. Así, para el dibujo en secuencia de los cordones Ll a L4 de los datos de dibujo, mostrados en la Figura 10, cuatro operaciones de acceso con designación de página son requeridas, disminuyendo así la velocidad de dibujo. En la modalidad mostrada en la Figura 3 , la memoria FIFO 102 es provista además de la memoria caché 104. Los contenidos de la memoria FIFO son leídos previamente por el controlador 106 de la memoria caché y la misma página en el buffer 105 de marco es accedida colectivamente para mejorar más la velocidad de dibujo. Un ejemplo ilustrativo del algoritmo para el control de la lectura previa por el controlador 106 de la memoria caché se muestra en la Figura ll, mientras un ejemplo del control de lectura-escritura para la memoria caché 104 se muestra en la Figura 12. En la primera etapa S211 de la Figura 11, las banderas S y las banderas V de todas las líneas de la memoria caché 104 se colocan en 0, mientras el indicador P del comando en la memoria FIFO 102 se coloca en la posición de guía. En las Figuras 11 y 12, las variables de índice que especifican las líneas de la memoria caché 104 se colocan en i ó j , mientras los contenidos de las banderas S y las banderas V en la línea i se colocan en S(i) y V(i) , respectivamente. En las etapas S211, S(i) y V(i) se colocan en 0 para todos los valores de i. En la siguiente etapa S212, se comprueba si o no un comando se ha escrito en una posición del indicador P de la memoria FIFO 102. Si el resultado de la comprobación es NO, el proceso se invierte a la etapa S212. Si es de otra manera, el proceso de transfiere a la etapa S213.
En la etapa S213, una dirección que corresponde a la etiqueta, por ejemplo, una dirección de página y una dirección de columna, se genera y escribe, para una etiqueta variable tag_in, desde la dirección generada por la clave de operación OPR del comando de posición del indicador P y las coordenadas X e Y. En la siguiente etapa S214, se comprueba para todos los valores de en la memoria caché 104 si la etiqueta tag(i) es para los contenidos de la etiqueta variable tag_in y si o no hay tal i para la cual la bandera S S(i) es 1. Hay una equivalencia para juzgar si los datos de la dirección asociada está en la memoria caché o si o no hay cualquier línea registrada de solicitud de acceso para la misma bandera. Si el resultado de la comprobación en la etapa S214 es NO, el proceso se transfiere a la etapa S215 y, si es de otra manera, el proceso se transfiere a la etapa P220. En la etapa S215, se comprueba si o no hay tal i para la cual la bandera S S(i) es 0. Si el resultado de la comprobación es NO, el proceso se transfiere a la etapa S216 y, si es de otra manera, el proceso se transfiere a la etapa S218. Hay una equivalencia para juzgar que el dato es válido ya dibujado, y si o no hay cualquier línea para la cual no hay solicitud, es decir si o no hay cualquier entrada de la memoria caché. Si el resultado de la comprobación de la etapa S216 es SI, el proceso se transfiere a la etapa S217 y, si es de otra manera, el proceso se transfiere a la etapa S221. En la etapa S217, los datos DT(i) para la línea del valor anterior de 1, se transfieren a y escriben en los contenidos de memoria MEM(tag(i)) para la posición de dirección especificada por la etiqueta tag(i) en el buffer 105 de marco. En la siguiente etapa S218, la variable tag_in es escrita en la etiqueta tag(i) para la línea i anterior en la memoria caché 104. La bandera S S(i) y la bandera V V(i) se colocan en 1 y 0, respectivamente, mientras la cuenta de solicitudes RC(i) se coloca en i. Es decir hay equivalencia al nuevo registro de la solicitud de acceso. En la siguiente etapa S219, el indicador P de la memoria FIFO 102 es incrementada a la siguiente posición de comando. El proceso luego se invierte a la etapa anterior S212. Si el resultado de la etapa S214 es SI, la línea i de la memoria caché 104 o la cuenta de solicitudes de acceso RC(i) de la entrada de la memoria caché se incrementa a (RC(i)+l) en la etapa S220. Luego, el proceso se transfiere a la etapa S219. Si el resultado de la etapa S214 es NO, no hay vacantes en la memoria caché 104, así que el proceso está en un estado de espera en la etapa S221, para esperar la ocurrencia de una vacante por el proceso del control de lectura-escritura de la memoria caché, como se explica más tarde, antes de invertir a la etapa S213. En seguida, en el control de lectura/escritura de la memoria caché 104 de la Figura 12, un comando se busca en la primera etapa S231 de la memoria FIFO 102. En la siguiente etapa S232, se comprueba si o o el comando ya se ha procesado en lectura previa en el controlador 105 de la memoria caché 106, como se explicó con referencia a la Figura 11. Si el resultado de la etapa S232 es NO, el proceso se transfiere a la etapa S233 para esperar el proceso de lectura previa de la Figura 11, para invertir a la etapa S232. Si el resultado de la etapa S232 es SI, el proceso se transfiere a la etapa S234. En la etapa S234, una dirección la cual llega a ser una etiqueta, tal como una dirección de página y una dirección de columna, se genera desde la dirección generada por las coordenadas, Y, y la clave de operación OPC del comando extraída de la memoria FIFO 102, y se escribe en la etiqueta variable tag_A. En la siguiente etapa S235, cada valor de i en la memoria cache 104, el cual da tag(i) tag A y S(i) = 1, se busca. La línea o la entrada caché para tal i, es ya leída previamente y así puede ser encontrada necesariamente. En la siguiente etapa S236, se comprueba si o no la bandera V V(i) es 0, Si el resultado es SI; el proceso se transfiere a la etapa S237, en tanto, si es de otra manera, el proceso se transfiere a la etapa S238. Es cuando la solicitud de acceso se hace, pero el dato es inválido si V(i) llega a ser igual a 0. En la etapa S237, tal línea desde todas las líneas en la memoria caché 104 para la cual, si un variable de índice es j , la dirección de página (j) de la etiqueta Tag(j) es igual a la porción de dirección de página tag_A.page de la etiqueta variable tag_A, la bandera S S(j) es 1 y la bandera V V(j) es 0, se busca y los contenidos de la memoria MEM(tag(j)) de la posición de dirección especificada por la etiqueta tag(i) en el buffer de marco 105 para el área de datos de las líneas de todos los valores de j , satisfacen esta condición y se escriben como los datos DT(j). Esto es equivalente a la lectura (carga) de todos los datos solicita-dos en la misma página en el buffer 105 de marco a velocidad alta. En la siguiente etapa S238, el dispositivo 103 de operación lee/escribe los datos DT(i) de la línea 1 de la memoria caché 104.
En la siguiente etapa S239, la cuenta de las solicitudes de acceso RC(i) se decre enta (RC(i)-l) para invertir a la etapa S231. Como se describió antes, el controlador 106 de la memoria caché lee previamente el comando en la memoria FIFO 102 para agrupar juntos datos de la misma página en el buffer 105 de marco, para cargar datos en la memoria caché 104 a alta velocidad sin la conmutación de página. Por ejemplo, los cordones de datos Ll, L3 de dibujo en la misma página en la Figura 10, son agrupados juntos, mientras los cordones de los datos de dibujo L2, L4 se agrupan juntos para llevar a cabo la transferencia de datos con la memoria caché 104, de modo que el acceso de designación de página necesita ser ejecutado sólo dos veces, realizando así el acceso a una velocidad mayor que en la estructura que emplea solamente la memoria caché mostrada en la Figura 8, donde se necesitan cuatro accesos de designación de página para elevar la velocidad de dibujo. Entretanto, en el dispositivo 103 de operación de la Figura 3, el nombrado proceso de buffer, contra leyendas secundarias y varios procesos de filtro, el proceso de mezcla a, proceso semi-transparente y los procesos de re-arreglo de pixeles se llevan a cabo en respuesta a un comando recibido desde la máquina de dibujo. Un ejemplo ilustrativo del dispositivo de operación 103 se explica con referencia a la Figura 13. En esta figura, un comando buscado desde la porción principal 101 de la máquina de dibujo por medio de la memoria FIFO 102 tiene una estructura como se muestra con referencia a la Figura 4. Los datos de la coordenada X se alimentan directamente a un contacto fijo a de un conmutador de cambio 122 y a su contacto fijo b por vía de un multiplicador 123 con un factor de multiplicación de 2, mientras los datos de la coordenada Y se alimentan directamente a un contacto fijo a de un conmutador de cambio 124 y a su contacto fijo b, por medio del multiplicador 123, con un factor de multiplicación de 2. Estos conmutadores de cambio 122, 124 son controlados por los bits b3, b2 de una clave de operación OPR del comando. Las señales de salida de los conmutadores de cambio 122, 124 se envían al área de etiqueta de la memoria caché 104 como las coordenadas X e Y, las direcciones X e Y en el buffer 105 de marco. Los datos de las coordenadas Z del comando representan la distancia a lo largo de la profundidad desde el punto de vista y se envían a una terminal de entrada A de un comparador 125. La otra terminal B de entrada del comparador 125 se alimenta con un valor Z desde la memoria caché 104. Estos dos valores de entrada se comparan entre sí para realizar el proceso del buffer Z como un proceso de superficie oculta. Es decir, un resultado de comparación producido por el comparador 125 alimentado por medio de un pestillo 126, una compuerta AND (Y) y una terminal fija a de un conmutador de cambio 129 como una señal de control de escritura rite a la memoria cache 104. Este control logrado de escritura de un pixel tiene un valor Z que corresponde al lado proximal en la memoria caché 104. El control de si o no el proceso del buffer debe hacerse es llevado a cabo cambiando el conmutador de cambio 128 por un bit bl de la clave de operación OPC del comando, mientras el tiempo de escritura se sincroniza tomando la señal de control de la Figura 13 en una compuerta NOT (NO) 128 y enviando esta señal de control así sacada a una compuerta AND (SI) 127 y al contacto fijo b del conmutador de cambio 129. Los datos de salida de la memoria caché 104 se envían al dispositivo de operación 130, el cual se alimenta con los valores de color R, G y B del comando y un coeficiente a para la mezcla a y el cual es controlado por la clave de operación OPR del comando. Una salida del disposi-tivo de operación 130 es enviada por vía de un pestillo 131 como datos de entrada a la memoria caché 104 por vía del pestillo 131. Los datos de entrada a la memoria caché 104 se escriben en el buffer 105 de marco.
Una estructura ilustrativa del dispositivo de operación 130 se explica con referencia a la Figura 14. Aunque la estructura interna de la parte operativa B 132B para procesar los datos R (rojo) , se muestra en esta figura, la parte operativa G 132G para el proceso de G (verde) o la parte operativa B 132B para el proceso B (azul) son similares en la estructura interna y así no se muestran para simplicidad. La parte de operación R 132R de la Figura 14 se alimenta con los datos R del comando basados de la memoria FIFO 102 de la Figura 13, el coeficiente a y el componente de datos (r) de los datos de salida desde la memoria caché 104 y sus datos vecinos, como datos, mientras se alimentan con el bit bl y los bits b2 a b5, de la clave de operación OPR del comando. Los datos R del comando se alimentan a un multiplicador 133, para así ser multiplicados por el coeficiente a, mientras el componente de datos R de los datos de salida se envían a un multiplicador 134, donde se multiplican con (1- ) suministrado desde un restador 135. Las salidas de los multiplicadores 133, 134 se envían a un sumador 136, para así ser sumados todos. La suma resultante se envía a un contacto fijo b de un conmutador de cambio 137. El componente (R) de datos R del comando es suministrado a un contacto fijo a del conmutador de cambio 137. Este conmutador de cambio 137 es controlador en la conexión/desconexión por el bit bO de la clave de operación OPR para controlar el proceso de mezcla a. Una salida del conmutador de cambio 137 se envía a un circuito amplificador 138 de pixeles, controlado por los bits b3 y b2 de la clave de operación OPR. Las salidas del circuito 138 de amplificación de pixeles se envían a un contacto fijo a de un conmutador 139 de cambio, un circuito 140 contra leyendas secundarias, un circuito de filtro 141 de tipo 1 y un circuito de filtro 142 e tipo 2. Las salidas del circuito 140 contra leyendas secundarias y los circuitos de filtro 141, 142 se envían a las terminales fijas b, c y d, del conmutador de cambio 139. Este conmutador de cambio 139 es controlado en el cambio por los bits b5, b4 de la clave de operación OPR. Una salida del conmutador 139 de cambio es sacada como una salida de la parte de operación R 132B y enviada al pestillo 131 de la siguiente etapa, junto con las salidas de la parte operativa G 132G y la parte operativa B 132B, como salida de la parte operativa 131 de la Figura 13. Una máquina 201 de juegos de video, de acuerdo con la presente invención, se configura como se muestra en una vista de planta de la Figura 15, una vista frontal de la Figura 16 y una vista lateral de la Figura 17. Específicamente, la máquina 201 de juegos de video se compone básicamente de un miembro 202 de cuerpo principal y un dispositivo de operación 217 conectado al miembro 292 del cuerpo principal por medio de un cable 227, como se muestra en la Figura 15. En una porción media en la superficie superior del miembro 202 del cuerpo principal se monta una unidad de carga de disco 203 dentro de la cual se carga un CD-ROM 251, mostrado en la Figura 18. En el lado izquierdo de la unidad de carga 203 de disco, se monta un conmutador 205 de fuente de energía, operado por prender o apagar el dispositivo y el conmutador 204 de reajuste, operado para reajustar transitoriamente el juego. En el lado derecho de la unida 203 de carga del disco, se monta un conmutador 206 de acción del disco, operado para montar o desmontar el CD-ROM 251 con respecto a la unidad 203 de carga de disco. En el lado frontal del miembro 202 de cuerpo principal, se montan porciones de conexión 207A, 207B, como se muestra en la Figura 16. Estas porciones de conexión 207A, 207B son provistas con una terminal 226 de conexión, provista en la parte más delantera del cable 227, derivada del dispositivo de operación 217 y una porción de inserción 212 de la terminal de conexión para conectar un dispositivo de grabación 228, tal como una tarjeta de memoria, y una porción de grabación/inserción 208. Es decir, dos de cada uno de los dispositivos de operación 217 y dispositivos de grabación 228 se pueden conectar al miembro 202 de cuerpo principal. la vista frontal de la Figura 16 muestra el estado en el cual la porción terminal 226 de conexión y el dispositivo de grabación 228 se cargan en la porción de conexión 207B del costado derecho, con nada de la porción terminal 226 de conexión ni el dispositivo de grabación 228 que se carga en la porción de conexión 297A del costado izquierdo. La porción de inserción de grabación 208 para cargar el dispositivo de grabación 228 está provista con el obturador 209. Cuando se carga el dispositivo de grabación 228 en el miembro 202 del cuerpo principal, el obturador 209 es empujado por la parte más delantera del dispositivo de grabación 228 para efectuar la carga. La porción terminal 226 de conexión tiene una parte de agarre moleteada 231A para el efecto anti-deslizante. Similarmente, el dispositivo de grabación 228 tiene una parte de agarre moleteada 242A para el efecto anti-deslizante. haciendo referencia a la vista lateral de la Figura 17 , la porción terminal de conexión 226 tiene una longitud L substancialmente igual a la longitud del dispositivo de grabación 228. Este dispositivo de operación 27 tiene los soportes 220, 221, que pueden ser agarrados con las manos izquierda y derecha. Las partes más delanteras de los soportes 220, 221 están provistas con partes operativas 218, 219 respectivamen-te, las partes de operación 224, 225 son operadas con los dedos índice de ambas manos, mientras las partes operativas 218, 219 son operadas con los pulgares de ambas manos. Entre las partes de operación 218 y 219, se suministra un interruptor 222 de selección, el cual es accionado para la selección durante el juego y un interruptor 223 de partida, operado para iniciar el juego. Con la presente máquina de juegos de video, 201, el CD-ROM 251 cargado en la unidad de carga 203 del disco, se reproduce por la unidad CD-ROM. El dispositivo de operación 217 es equivalente al dispositivo de entrada 28, antes mencionado, mientras el dispositivo de grabación 228 es equivalente al dispositivo de almacenamiento auxiliar 27. La presente invención no se limita a las modalida-des antes descritas, Por ejemplo, la estructura ilustrativa del aparato de operación no se limita a la configuración mostrada y puede ser de cualquier otra configuración deseada, el dispositivo operativo puede también ser omitido, si se desea.

Claims (11)

  1. REIVINDICACIONES 1. Un aparato que genera imágenes, el cual genera datos de pixel (elemento de imagen) para la exhibición de imágenes, sensible a la información de las imágenes, por un elemento de proceso de dibujo y para escribir los pixeles generados en una memoria de imágenes, que corresponde a una pantalla de exhibición, este aparato comprende: una memoria, para el almacenamiento transitorio de datos desde el elemento de proceso de dibujo; una memoria caché, provista entre la memoria y la memoria de imágenes; y un elemento de control de la memoria caché, para controlar la lectura/escritura de la memoria caché, sensible a los contenidos de dicha memoria.
  2. 2. El aparato que genera imágenes, según se reclama en la reivindicación 1, en que el elemento de control de la memoria cache carga colectivamente los datos en la misma página de la memoria de imágenes, sensible a los contenidos de dicha memoria.
  3. 3. El aparato que genera imágenes, según se reclama en la reivindicación 2, en que el dispositivo de operación es provisto entre la memoria y la memoria caché, para llevar a cabo operaciones sensibles a una salida del elemento de proceso de dibujo.
  4. 4. El aparato que genera imágenes, según se reclama en la reivindicación 2, en que la memoria es una memoria FIFO (primero que entra, primero que sale) .
  5. 5. El aparato que genera imágenes, según se reclama en la reivindicación 2, en que la memoria de imágenes es una memoria de marco.
  6. 6. El aparato que genera imágenes, según se reclama en la reivindicación 3, en que el dispositivo de operación realiza procesos del buffer (memoria intermedia) Z, sensibles a una salida del elemento de proceso de dibujo.
  7. 7. El aparato que genera imágenes, según se reclama en la reivindicación 3, en que el dispositivo de operación ejecuta un proceso contra leyendas secundarias, sensible a una salida del elemento de proceso de dibujo.
  8. 8. El aparato que genera imágenes, según se reclama en la reivindicación 3, en que el dispositivo operador realiza procesos de filtración, sensibles a una salida del elemento de proceso de dibujo.
  9. 9. El aparato que genera imágenes, según se reclama en la reivindicación 3, en que el dispositivo operativo realiza procesos de mezcla a, sensibles a una salida del elemento de proceso de dibujo.
  10. 10. El aparato que genera imágenes, según se reclama en la reivindicación 3 , en que el dispositivo operativo realiza procesos semi-transparentes, sensibles a una salida del elemento de proceso de dibujo.
  11. 11. El aparato que genera imágenes, según se reclama en la reivindicación 3 , en que el dispositivo operativo realiza procesos de re-arreglo de pixeles, sensible a una salida del elemento de proceso de dibujo.
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