MXPA06014379A

MXPA06014379A - Controlador de puente inversor que implementa esquema de proteccion de cortocircuito.

Info

Publication number: MXPA06014379A
Application number: MXPA06014379A
Authority: MX
Inventors: Geraldo Nojima
Original assignee: Smc Electrical Products Inc
Priority date: 2004-06-22
Filing date: 2005-06-22
Publication date: 2007-02-19
Also published as: AU2005258128A1; EP1738454A2; JP2008504000A; CN1957521A; CA2563457A1; AU2005258128B2; EP1738454A4; WO2006002229A3; US7110272B2; CN100574063C; US20050281065A1; CA2563457C; WO2006002229A2

Abstract

Se describe un sistema de manejo de fallas para la recuperacion de cortocircuitos en puentes inversores de multiple nivel trifasicos, usados para accionar cargas inductivas, que espera ya sea por la desaturacion de conmutadores o la expiracion de un periodo de retardo en base a una cantidad de tiempo antes de que los conmutadores saturados sean dafiados antes de ordenar a apagado los conmutadores que estan saturados y que crea artificialmente un corto muerto a traves de la salida trifasica para forzar a los conmutadores que conducen una corriente de falla a desaturarse. Al retardar el apagado del puente inversor durante una falla, esperar para que se presente la desaturacion, la probabilidad estadistica de sobrevivencia del conmutador es mejorada.

Description

CONTROLADOR DE PUENTE INVERSOR QUE IMPLEMENTA ESQUEMA DE PROTECCIÓN DE CORTOCIRCUITO CAMPO DE LA INVENCIÓN El manejo de fallas en puentes de inversor que utilizan transistores bipolares de compuerta aislada (IGBT) y dispositivos de conmutación similares, tales como puentes inversores utilizados con motores de corriente alterna (AC) trifásicos .

ANTECEDENTES DE LA INVENCIÓN Los puentes inversores proporcionan energía controlada usada para accionar o impulsar cargas inductivas. Una pluralidad de conmutadores dentro del puente inversor son conmutados secuencialmente para hacer variar el voltaje de salida del puente inversor. Comúnmente, la salida es un voltaje de corriente alterna trifásico. Para una descripción general de antecedentes de la invención de topologías de puente inversor, esquemas de conmutación secuenciales y circuitos y procedimientos para efectuar esquemas de conmutación secuencial, las publicaciones de PCT WO 02/37654 A2 publicada el 10 de mayo de 2002 y WO 2004/015851 A2 publicado el 19 de febrero de 2004 son incorporados en la presente por referencia. Una topología de puente inversor de tres niveles ejemplar es ilustrada en la figura 1. En puentes inversores convencionales, las condiciones de fallas (cortocircuito) pueden ser caracterizadas que caen en una de dos categorías. Una primera categoría es una falla Tipo I. Comúnmente, una falla Tipo I es el resultado de una falla al interior de la unidad (por ejemplo, una falla de IGBT o una falla de salida con baja inductancia) . Como resultado de la baja impedancia, el incremento en corriente (di/dt) a través de IGBT es alto, de tal manera que el IGBT es forzado a desaturarse . Cuando se detecta una falla tipo I, los conmutadores del puente impulsor son ordenados o comandados secuencialmente a un estado de apagado. Debido a que los conmutadores no están saturados, la corriente decae lentamente, no provocando ningún pico de voltaje apreciable. Por consiguiente, las fallas tipo I para puentes de inversor de dos niveles son bastante fáciles de manejar y numerosos métodos son conocidos en el arte. Una segunda categoría es una falla tipo II, que es comúnmente una falla externa a un puente inversor, tal como una falla de cortocircuito de cable o falla del motor. La impedancia el circuito que sufre falla es comúnmente alta, dando como resultado que la corriente a través del IGBT se eleve lentamente. El resultado es que el IGBT se satura bajo la condición de falla tipo II o una falla tipo II puede ocurrir en tanto que un IGBT particular ya está en saturación. Bajo una condición de falla tipo II, el IGBT puede ser apagado rápidamente cuando se ordena que el IGBT vaya a un estado de apagado en tanto que está en saturación. Sin embargo, tal conmutación en tanto que se encuentra en saturación da como resultado un pico de voltaje que puede destruir el transistor. El pico de voltaje es debido a la fuerza contraelectromotriz producida por la corriente negativa di/dt multiplicada por una inductancia de fuga del circuito. Bajo una falla tipo II, las corrientes se elevan a niveles varias veces más altas que la corriente nominal clasificada de IGBT. Una falla de cortocircuito tipo II es el peor caso para un puente inversor, particularmente en un puente inversor de múltiple nivel (tres o más niveles) , debido a que permite que el IGBT se sature durante una condición de falla. Las fallas tipo II involucran una inductancia de trayectoria de cortocircuito que provoca un incremento de corriente di/dt limitado, la cual permitirá que la corriente se eleve bien por encima de la corriente nominal máxima del IGBT, pero que no permitirá que el IGBT entre a desaturación. Las soluciones existentes a este problema crean en general otros problemas. Por ejemplo, la adición de circuitos adicionales a un puente inversor para cortar la energía a la carga inductiva, sin ordenar o comandar a apagado los IGBT, como materia práctica, incrementa la inductancia de fuga del circuito de puente inversor, provocando mediante esto conmutación de corriente de otra manera inocua di/dt para generar picos de voltaje dañinos. En comparación, si los ' conmutadores son comandados a apagado durante una falla tipo II y la corriente de falla se eleva por encima de la corriente nominal máxima del IGBT, entonces el IGBT probablemente será destruido por el pico de voltaje generado por la corriente negativa di/dt. Como se muestra en la figura 2, al inicio (ti) de la falla tipo II, la corriente se eleva lentamente. Sin embargo, el tiempo entre que un controlador de inversor reconoce una situación de sobrecarga (t2) y cuando la corriente de cortocircuito excede una corriente nominal máxima (t3) es frecuentemente menos tiempo que un IGBT individual requiere que se apague. Debido a los retardos de tiempo inherentes que incrementan la capacidad de manejo de energía del conmutador usado, la corriente de falla continúa elevándose, entrando a una región prohibida para que el conmutador se apague antes de que el controlador pueda actuar o antes de que un conmutador enviado a apagado realmente se apague. Una manera de frenar el tiempo de elevación adicionalmente es incrementar artificialmente la inductancia en la salida del puente inversor. Sin embargo, esto incrementa las pérdidas y no trata la situación cuando la inductancia misma es la causa del cortocircuito. Una vez que la corriente de falla entra a la región prohibida para el apagado del interruptor, el apagado seguro es solamente posible si la corriente después de esto disminuye debajo de la corriente nominal máxima (Ima?) de IGBT o cuando la corriente excede la corriente requerida para desaturar el IGBT. Sin embargo, una vez que un IGBT llega a niveles de corriente de desaturación bajo una condición de falla (t ) , hay muy poco tiempo para apagar el interruptor antes de que haya daño térmico al IGBT. A la fecha, en diseños convencionales, hay siempre una inductancia de corriente de falla que provocará que un puente inversor tenga riesgo de destrucción cuando se ordena a los IGBT que vayan a un estado de apagado durante una falla tipo II. Además, con los puentes inversores convencionales, aún cuando el controlador de puente inversor ordena a los interruptores a apagado en una secuencia apropiada, puesto que la desaturación ocurre ordinariamente de manera aleatoria entre los conmutadores en serie, no obstante puede ocurrir la destrucción de los conmutadores.

BREVE DESCRIPCIÓN DE LA INVENCIÓN La invención es un nuevo esquema de control para la protección de transistores bipolares de compuerta aislada (IGBT) en un puente inversor en el caso de fallas de cortocircuito en las que se incluyen fallas de tipo II. Los transistores que experimentan una falla tipo II se apagan rápidamente. Los principios de la invención siguen siendo ciertos para cualquier unidad de AC de voltaje - bajo, medio o alto - de cualquier fabricante. Adicionalmente, los principios siguen siendo ciertos cuando los conmutadores de puente de inversor son otros tipos de transistores que experimentan desaturación bajo condiciones de falla, tales como transistores de unión bipolar (BJT) y transistores de efecto de campo (FET) . Un puente inversor trifásico tiene tres ramas y "L" niveles de voltaje de línea de distribución principal (L>2) .

Cada rama proporciona una fase de la salida trifásica para impulsar una carga inductiva. Un puente inversor de tres niveles ejemplar es ilustrado en la figura 1 y ramas individuales de puentes de inversor de dos niveles, cuatro niveles y cinco niveles son ilustradas en las figuras 3, 4 y 5. Uno de los L niveles es un voltaje de línea de distribución principal más negativo y uno de los L niveles es un voltaje de línea de distribución principal más positivo. Cualesquier niveles de voltaje de línea de distribución principal intermedios son diferenciados de los otros niveles de voltaje de línea de distribución principal por: v V M Maa ,.ssPPoossiittivo - V MásNegativo L -\ Cada rama de un puente inversor comprende dos medias ramas : una primera media rama que comprende conmutadores conectados entre el voltaje de línea de distribución principal más negativo y una salida de fase respectiva y una sea media rama que comprende conmutadores conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase respectiva. En una media rama de un puente inversor que tiene tres o más niveles, la dirección hacia el riel más positivo o el riel más negativo es denominado como "externo" , mientras que la dirección hacia la salida de fase es denominada como "interna". Por ejemplo, refiriéndose a la figura 5, los conmutadores Si y S8 son los conmutadores más externos, mientras que los conmutadores S y S5 son los conmutadores más internos . Cuando se apagan los conmutadores, ya sea bajo condiciones de operación normal o condiciones de falla, es esencial apagar los conmutadores en cada media rama secuencialmente de externa a interna, como es conocido en el arte. La presente invención facilita el apagado seguro de conmutadores externos al incrementar la probabilidad de que los conmutadores externos se desaturen y apaguen primero. Un primer aspecto de la invención es un método para controlar un puente inversor, que para cada rama comprende comparar una corriente de salida instantánea (I0) de una fase de una salida trifásica del puente inversor con una corriente nominal clasificada de un conmutador (Itiom) de los conmutadores de la rama más un umbral de corriente de sobrecarga (IOL) • El umbral de corriente de sobrecarga I0L es seleccionado de tal manera que I0L + INom satisface Imax > I0 + luom = I?m, Imax es una corriente nominal máxima de los conmutadores de la rama. Si |l0| > IN?m + IOL# entonces los conmutadores que están conduciendo la corriente de salida instantánea (l0) que exceden i om + IOL son identificados, y se asegura un estado de apagado para conmutadores que son identificados como no conductores l0 y están en un estado apagado. Si los conmutadores de la rama tienen un estado encendido en una- media rama que no es conductora, la corriente de salida instantánea (l0) que excede INO?I + IOL/ los conmutadores en aquella media rama son apagados secuencialmente de manera convencional. La corriente instantánea (I0) es también comparada con Imax. Si INom + IOL < | I© | = Imax/ todos los conmutadores de una media rama que conducen l0 que permanecen en un estado encendido son comandados secuencialmente a asumir un estado de apagado, en tanto que se continua la comparación para |ls| > Ima - Una vez que un tiempo transcurre después que el último conmutador es comandado a un estado apagado excede un tiempo de espera (toff) , la comparación para |l0|>lma? continúa. El tiempo de espera (t0ff) es definido como un tiempo de apagado nominal de los conmutadores, que es una suma de un tiempo de retardo de apagado más el tiempo de caída de corriente. Si |l0| > Imax un conmutador más externo que permanece en un estado encendido es verificado en cuanto desaturación. Una manera para verificar la desaturación, si los conmutadores son transistores bipolares de compuerta aislada (IGBT) o transistores de unión bipolar (BJT) es al determinar si un voltaje de colector a emisor (Vce) del conmutador y está por encima de un voltaje de colector a emisor de saturación nominal (Vce sat) del conmutador, en donde el conmutador no es desaturado si Vce < Vce sat y es desaturado si Vce > Vce sat . Si el conmutador no es desaturado, el conmutador más externo que permanece en estado encendido es mantenido en un estado encendido y cualesquier conmutadores entre el conmutador más externo y la salida de fase son mantenidos en estado encendido. Si el conmutador más externo y cualesquier conmutadores entre el conmutador más externo que permanece en un estado encendido y la salida de fase han sido comandados a un estado apagado, entonces aquellos conmutadores son comandados de regreso a un estado encendido. Luego comienza un período de espera, que se retarda hasta más pronto de una desaturación y expiración de un tiempo de retardo en base a una cantidad de tiempo antes de los conmutadores que permanecen en estado encendido sean dañados. El período de retardo puede ser ya sea pre-establecido o a base de retroalimentación y corresponde preferiblemente a un tiempo para que la temperatura del conmutador más externo que permanece en un estado encendido llegue a un valor de temperatura nominal máxima.

Si el conmutador de transistor más externo es desaturado o cuando expira el período de retardo, el conmutador más externo que permanece en un estado encendido es apagado y luego si cualesquier conmutadores permanecen en estado encendido, el proceso es repetido de comparar la corriente de salida instantánea (I0) que excede INom + I0 con Ima?. Si se utiliza un período de retardo a base de retroalimentación y los conmutadores son transistores bipolares de compuerta aislada (IGBT) o transistores de unión bipolar (BJT) , la determinación del tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue al valor de temperatura nominal máxima en base a la corriente instantánea I0 de acuerdo con. i s , x\ '>t > cemax se L -\ en donde Vce max es definido como un voltaje de colector a emisor nominal máxima del conmutador de transistor más externo que permanece en estado encendido, y IG es definida como la corriente de cortocircuito nominal máxima por conmutador de transistor. Si se utiliza un tiempo de retardo pre-establecido, los conmutadores son transistores bipolares de compuerta aislada (IGBT) o transistores de unión bipolar (BJT) , la determinación del tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue al valor de temperatura nominal máxima puede ser determinado aproximadamente igual a : t se max V ce sat en donde tsc max es definido como una duración de tiempo de cortocircuito máxima nominal que el conmutador de transistor puede soportar cuando es sometido a Vce x e Isc. La corriente nominal clasificada del conmutador de transistor (IN?m) la corriente nominal máxima del conmutador de transistor (Ima?) / el voltaje de colector a emisor de saturación nominal (Vce Sat) / el valor de temperatura nominal máxima, la corriente de cortocircuito nominal máxima por conmutador de transistor (ISc) y la duración de tiempo de cortocircuito máximo clasificado (tsc max) que el conmutador de transistor puede soportar cuando es sometido a Vce max e Isc. Pueden ser determinados ordinariamente de la especificación del fabricante para el conmutador de transistor. Como una variación adicional del primer aspecto de la invención, cuando el período de retardo expira sin desaturación, antes del apagado del transistor más externo que tiene estado encendido, la salida de fase es derivada a un nivel de voltaje neutro (si no es que ya está derivada) . El nivel de voltaje neutro es la diferencia de voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos. Como una modalidad de esta variación adicional, cuando la media rama que conduce I0 es una primera media rama (conmuta entre el voltaje de línea de distribución principalmente más positivo y la salida de fase) , la derivación de la salida de fase al nivel neutro deriva las primeras medias ramas de todas las tres ramas del puente inversor trifásico. Cuando la media rama que conduce I0 es una media rama (conmuta entre el voltaje de línea de distribución principal más negativo y la salida de fase) , la derivación de la salida de fase al nivel neutro deriva las segundas medias ramas de todas las tres ramas del puente inversor trifásico. Como otra modalidad, la derivación de la salida de fase al nivel neutro deriva todas las medias ramas de todas las tres ramas de puente inversor trifásico. Un segundo aspecto de la invención es un controlador de inversor trifásico que controla un puente inversor trifásico. Para cada rama, el controlador comprende por lo menos un primer circuito de comparación, un segundo circuito de comparación, un circuito de retardo y circuitos lógicos. El primer circuito de comparación compara una corriente de salida instantánea (I0) de una fase de la salida trifásica del puente inversor con una corriente nominal clasificada (INom) de los conmutadores de la rama más un umbral de corriente de sobrecarga (I0L) • El umbral de corriente de sobrecarga I0L es seleccionado de tal manera que I0L + INO™ satisface lma? > IO + INom = Iom en donde Imax es una corriente clasificada máxima de los conmutadores de la rama. Si |l0| > INom + IO # pero si |l0| < Ima?, entonces los circuitos lógicos identifican conmutadores de la rama que están conduciendo la corriente de salida instantánea (I0) que excede IN?m + IOL asegura un estado de apagado a los conmutadores que son identificados como que no conducen I0 y que están en estado apagado y secuencialmente, de externo a interno, ordena los conmutadores a apagado dentro de una media rama que contiene conmutadores que tienen un estado encendido pero que no están conduciendo la corriente de salida instantánea (I0) que excede INom + I?L- El segundo circuito de comparación compara la corriente de salida instantánea (I0) con Imax. Mientras que |l0| > INom + IOL y | lo | = I ax/ los circuitos lógicos secuencialmente, de externo a interno, comandan a todos los conmutadores que permanecen en estado encendido a asumir un estado apagado. En tanto que |l0| > Ima?/ los circuitos lógicos secuencialmente verifican si un conmutador más externo que permanece en estado encendido está desaturado. Si no está desaturado, entonces los circuitos lógicos mantienen el conmutador más externo que permanece en estado encendido y cualesquier conmutadores entre el conmutador más externo y la salida de fase en estado encendido y si el conmutador más externo y cualesquier conmutadores entre el conmutador más externo que permanecen en estado encendido y la salida de fase han sido comandados a un estado de apagado, entonces estos conmutadores de transistor son ordenados de regreso a un estado encendido. Luego los circuitos lógicos esperan hasta más pronto de la desaturación y una expiración de un período de retardo del circuito de retardo. El período de retardo es establecido de preferencia en base a una cantidad de tiempo antes de que los conmutadores que permanecen en estado encendido sean dañados . Si el conmutador más externo que permanece en estado encendido es (o se vuelve) desaturado o cuando el período de retardo expira, entonces los circuitos lógicos apagan el conmutador más externo que permanece en estado encendido, después de lo cual, un siguiente conmutador más externo, si lo hay, que permanece en estado encendido es verificado en cuanto a desaturación. Como una modalidad del segundo aspecto de la invención, los circuitos lógicos verifican si un conmutador más externo que permanece en estado encendido está desaturado al verificar una señal recibida de una tarjeta controladora que acciona el conmutador de transistor más externo que permanece en estado encendido. Esta modalidad es conveniente cuando se utiliza tarjetas controladoras que incluyen la verificación de saturación como un elemento. El período de retardo del circuito de retardo es preferiblemente establecido de tal manera que la expiración del período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima. Como una modalidad de la segunda variación de la invención, el primer circuito de comparación comprende un primer comparador y el segundo circuito de comparación comprende un segundo comparador. Un tercer aspecto de la invención es un método para proteger conmutadores de un puente inversor trifásico cuando se presenta un cortocircuito y por lo menos uno de los conmutadores de transistor se permite que se sature debido a una inductancia de cortocircuito. Un cortocircuito es detectado al comparar las corrientes de salida de cada fase de la salida trifásica del puente inversor con un nivel de corriente de umbral. En cada rama que proporciona una de las salidas trifásicas en las cuales se detecta un cortocircuito, se hace una determinación en cuanto a si a cada conmutador de la rama que tiene estado encendido está saturada y si se determina que por lo menos un conmutador de transistor está saturado, la fase correspondiente a la rama es derivada a un nivel de voltaje neutro. El nivel de voltaje neutro es una diferencia del voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos . Como una modalidad del tercer aspecto de la invención, para cada conmutador que se determina que está saturado, se hace una determinación en cuanto a cual media rama contiene el conmutador respectivo. Cuando se determina que un conmutador de transistor suturado está en una de las primeras medias ramas del puente inversor (conmutadores conectados entre el voltaje de línea de distribución principal más positivo y una salida de fase respectiva) , la conmutación comprende rectificación de media onda de la salida de fase para hacer pasar aquella porción de la salida de fase que tiene un nivel de voltaje de línea de distribución principal más positivo que el nivel de voltaje neutro y conectar la salida de fase rectificada por media onda al nivel de voltaje neutro. Cuando se determina que un conmutador de transistor saturado está en una de las segundas medias ramas del puente inversor (conmutadores conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase respectiva) , la derivación comprende rectificación de media onda de la salida de fase para hacer pasar aquella porción de la salida de fase que tiene un nivel de voltaje más negativo que el nivel de voltaje neutro y conectar la salida de fase rectificada por media onda al nivel de voltaje neutro. Como otra modalidad del tercer aspecto de la invención, la salida de fase es rectificada y derivada de tal manera que porciones de la salida de fase por encima del nivel de voltaje neutro (positivo) y debajo del nivel de voltaje neutro (negativo) son derivadas al nivel de voltaje neutro. Un cuarto aspecto de la invención es un circuito de protección de "pata de cabra" para proteger conmutadores de un puente inversor trifásico cuando se presenta un cortocircuito y por lo menos uno de los conmutadores se permite que se sature debido a una inductancia de cortocircuito. El circuito de pata de cabra comprende por lo menos un conmutador, que deriva selectivamente cada fase de la salida trifásica del puente inversor a un nivel de voltaje neutro. El nivel de voltaje neutro es la diferencia del voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos. Al cerrar el por lo menos un conmutador, derivando mediante esto cada fase al voltaje neutro, los conmutadores saturados del puente inversor trifásico se desaturan. Si el puente inversor tiene un número impar de niveles (L) , el nivel de voltaje neutro corresponde a uno de los "L" niveles de voltaje de línea de distribución principal del puente inversor. Sin embargo, si "L" es un número par, el nivel de voltaje neutro está entre dos de los "L" niveles de voltaje de línea de distribución principal del puente inversor. Como una modalidad del cuarto aspecto de la invención, el circuito de pata de cabra es provisto dentro de un alojamiento separado del puente inversor trifásico, configurado para ser conectado eléctricamente a la salida trifásica del puente inversor. Como una modalidad adicional del cuarto aspecto de la invención, el por lo menos un conmutador del circuito de pata de cabra comprende un primer conmutador y un segundo conmutador. El circuito de pata de cabra comprende además un primer conjunto de tres diodos, cada diodo del primer conjunto tiene un ánodo conectado a una salida de fase respectiva de la salida trifásica del puente inversor, los cátodos del primer conjunto de tres diodos son conectados al primer conmutador. Al cerrar el primer conmutador, el primer conmutador deriva selectivamente una primera porción rectificada por media onda de la salida trifásica al nivel de voltaje neutro. El circuito de pata de cabra también incluye un segundo conjunto de tres diodos, cada diodo del segundo conjunto tiene un cátodo conectado a una salida de fase respectiva de la salida trifásica del puente inversor, los ánodos del segundo conjunto de tres diodos son conectados al segundo conmutador. Al cerrar el segundo conmutador, el segundo conmutador deriva selectivamente una segunda porción rectificada por media onda de la salida trifásica al nivel de voltaje neutro.

El primer conmutador y el segundo conmutador pueden estar configurados para ser cerrados colectivamente, derivando ambas porciones rectificadas por media onda al nivel de voltaje neutro o el primer conmutador y el segundo conmutador pueden ser configurados para ser cerrados individualmente. Un quinto aspecto de la invención es un medio de almacenamiento que almacena un conjunto de instrucciones de programa para un controlador, el controlador está configurado para controlar un puente inversor trifásico. El conjunto de instrucciones de programa, cuando son ejecutadas por el controlador, provocan que el controlador controle el puente inversor de acuerdo con cualquiera de los aspectos anteriores de la invención. Estos aspectos anteriores de la invención mitigan daños de fallas tipo I y tipo II. Cuando ocurre la saturación, mediante retardo hasta más pronto de la desaturación del transistor más externo que permanece en estado encendido y la expiración del período de retardo, la probabilidad estadística de posibilidad de supervivencia del conmutador es mejorada notablemente. En tanto que se espera hasta al borde de destrucción para apagar un conmutador puede dar como resultado la destrucción provocada por el pico de voltaje di/dt si el conmutador está todavía saturado, la posibilidad de supervivencia del conmutador estadística es mejorada en comparación a cuando un conmutador que conduce una corriente de sobrecarga se permite que cruce a la saturación después de ser ordenado a un estado apagado o es ordenado inmediatamente a un estado apagado en tanto que ya está en saturación. Mientras más cercano es establecido del período de retardo al tiempo que la destrucción de los conmutadores ocurrirá, mayor es la probabilidad de que la desaturación ocurrirá, en comparación a ordenar los conmutadores a apagado tan pronto como se detecta una sobrecarga . Además, al derivar la corriente de sobrecarga a un nivel neutro, una trayectoria de impedancia más baja es ofrecida a la corriente de sobrecarga, desaturando mediante esto inmediatamente el conmutador más externo que permanece en estado encendido, permitiendo que el puente inversor se derive rápida y de manera segura.

BREVE DESCRIPCIÓN DE LAS FIGURAS La figura 1 ilustra un circuito de puente inversor de tres niveles ejemplar que tiene un motor de CA como la carga inductiva . La figura 2 es una gráfica de corriente-tiempo que ilustra un cambio en corriente con respecto al tiempo durante una falla tipo II. La figura 3 ilustra una sola rama de un puente inversor de dos niveles. La figura 4 ilustra una sola rama de un puente inversor de cuatro niveles . La figura 5 ilustra una sola rama de un puente inversor de cinco niveles. Las figuras 6A, 6B, 7A, 7B, 8A y 8B ilustran un diagrama de flujo de modalidades ejemplares para controlar un puente inversor. Las figuras 9, 10 y 11 son un diagrama de flujo de acuerdo con otra modalidad ejemplar para controlar un puente inversor. La figura 12 ilustra una modalidad ejemplar del controlador que se interconecta con tarjetas controladoras y transductores de salida de puente inversor de acuerdo con la presente invención. La figura 13 ilustra una tarjeta controladora conectada a un IGBT. La figura 14 ilustra un puente inversor modificado, de acuerdo con la presente invención, con transductores de salida y un circuito de protección de "pata de cabra" . Las figuras 15 y 16 son diagramas lógicos de un controlador para controlar un puente inversor utilizando señales de desaturación proporcionadas por tarjetas controladoras . La figura 17 es un diagrama lógico de un controlador para controlar un puente inversor que determina la desaturación en base a la corriente de salida.

Las figuras 18A y 18B demuestran cómo integrar señales de fallas de desaturación de las tarjetas controladoras a los diseños de las figuras 15, 16 y 17. La figura 19 es un diagrama lógico para determinar la polaridad de la corriente de salida instantánea. La figura 20 es una rama de puente inversor de dos niveles que proporciona un nivel de voltaje neutro para uso con el circuito de protección de pata de cabra de la presente invención. La figura 21 es una rama de puente inversor de cuatro niveles que proporciona un nivel de voltaje neutro para uso con el circuito de protección de pata de cabra de la presente invención.

DESCRIPCIÓN DETALLADA DE MODALIDADES EJEMPLARES En la presente revelación, en el contexto de conmutación, los términos "estado encendido" , "conductor" y "cerrado" son intercambiables, como lo son los términos "estado apagado" , "no conductor" y "abierto" . Las figuras 6A, 6B, 7A, 7B, 8A y 8B son un diagrama de flujo que ilustra modalidades ejemplares para controlar un puente inversor. Las modalidades se enfocan en una salida de una sola fase del puente inversor, representativo de lo que se hace para cada una de las tres salidas de fase. Refiriéndose a la figura 6A, la corriente de salida instantánea IQ de la fase es comparada con una corriente nominal clasificada, la corriente nominal clasificada (INom) de los conmutadores de la rama más un umbral de corriente de sobrecarga (IO ) (etapa 601) . IN?m es la corriente máxima nominal (100 de corriente) que un conmutador puede soportar sin consideración a la temperatura (a condición de que la temperatura sea al interior de intervalo clasificado del conmutador) . En comparación, Ima? es una corriente clasificada máxima de los conmutadores de la rama, que comúnmente es una corriente continua máxima que un conmutador puede soportar y ser apagado de manera segura. Comúnmente, Imax es 200% de la corriente nominal y representa el umbral por encima del cual no se permite el apagado cuando el conmutador no está desaturado. La selección de I0L depende de consideraciones tales como la sensibilidad a fallas deseada para una aplicación específica, pero I0 + INO™ debe satisfacer Imax > IOL + INOG? = INom- Al seleccionar una I0L grande, el número de detecciones de cortocircuito de perturbación ("positivo falso") es reducido, pero las probabilidades de derivación exitosamente antes de que la corriente instantánea ID llegue a Ima?/ son disminuidas puesto que hay menos tiempo para responder y apagar conmutadores antes de la entrada a la región en la cual |lc| > Imax en el caso de una falla tipo II. En comparación, al seleccionar una I0L pequeña, la sensibilidad del sistema a los cortocircuitos es incrementada y se incrementa la probabilidad de derivar exitosamente antes de llegar a la saturación. Sin embargo, el compromiso efectuado al incrementar la sensibilidad son apagados molestos provocados por fluctuaciones operacionales en la carga. Un valor preferido para I0 + ItJom es 125% de la corriente nominal. Si I0 no ha excedido I0L + INom en la rama bajo examen, se supone que la rama no está experimentando una falla o cortocircuito. Preferiblemente, se efectúa una verificación en cuanto a si cualquiera de las otras ramas están experimentando una falla (etapa 602) . Si hay una falla en una de las otras ramas, la rama original es secuencialmente apagada de manera convencional (etapa 604) . Si el método es implementado como verificación periódica de una manera de un solo paso, entonces una vez que la rama es apagada o si no se detectan fallas, el procedimiento para aquella falla termina. En la alternativa, como se muestra en la figura 6B, el manejo de detección de fallas inicial para una rama puede ser implementado como un bucle continuo, en donde las ramas son verificadas continuamente en cuanto a condiciones de falla (bucle formado por las etapas 601 y 603) . Si se detecta una falla (|l0| > ItJom + IOL) se efectúan varias etapas para apagar conmutadores que no están en la trayectoria de sobrecarga. Los conmutadores en la trayectoria de falla son identificados (etapa 610) cualesquier conmutadores que ya estén apagados (no conductores) son asegurados en el estado apagado (etapa 611) y los conmutadores que tienen estado encendido, pero no están conduciendo ls, son apagados secuencialmente de interno a externo de manera convencional (etapa 612) . Como se muestra en la figura 7A, la corriente de salida instantánea I0 es también comparada con lma? (etapas 620) . Si la corriente instantánea I0 que cruza sobre INom + IOL no ha excedido Ima?/ los conmutadores pueden ser apagados secuencialmente de manera convencional (etapa 621) . Sin embargo, como es el caso durante la operación ordinaria, los conmutadores deben apagados secuencialmente para evitar que un conmutador sea polarizado a un voltaje que excede el voltaje de operación máximo del conmutador. Para un IGBT o BJT, este voltaje de operación máximo es Vce max- En vista de esta necesidad de conmutación secuencial y puesto que un conmutador comandado a apagado no se detiene realmente de conducir hasta t0ff (una suma de un tiempo de retardo de apagado del conmutador más el tiempo de caída de corriente (transcurrido, la corriente de salida instantánea puede ser verificada continuamente durante el apagado secuencial para asegurar que la corriente del conmutador no exceda Ima? durante el apagado (etapa 621) . Una vez que el último conmutador es comandado a apagado, aunque el nivel de corriente lma? no ha sido detectado, es todavía necesario verificar si la corriente de salida instantánea I0 excede Ima? hasta que t0ff ha transcurrido (etapa 622, 623) debido al retardo entre ordena al conmutador apagado y cuando el conmutador se detiene realmente de conducir corriente. La figura 7B ilustra un procedimiento alternativo al procedimiento mostrado en la figura 7A. Mientras que un procedimiento de apagado de conmutador secuencial convencional puede ordenar a apagado un conmutador externo en un media rama y luego ordenar a apagado el siguiente conmutador en la media rama antes de que se llegue a toff para el conmutador externo, la figura 7B ilustra un procedimiento simple que apaga completamente cada contador antes de proceder al apagado del siguiente conmutador. La corriente de salida instantánea I0 es comparada con Imax (etapa 625) . Si I0 no ha alcanzado el nivel de Imax/ el conmutador más externo que tiene un estado encendido es ordenado a apagado (etapa 626) . Se entra a un bucle, esperando que el conmutador se apague completamente (etapa 627) , en tanto que se verifica continuamente para asegurar que I0 no alcance el nivel de Ima? (etapa 628) . Una vez que el conmutador está completamente apagado, si hay cualesquier conmutadores que permanecen en la media rama que tienen estado encendido (etapa 629) , el apagado continua al repetir el proceso en el conmutador más externo que tiene estado encendido (esto es, próximo conmutador hacia adentro del último conmutador que fue apagado) . En tanto que la rutina de apagado de media rama de la figura 7B es conceptualmente más simple que un apagado secuencial convencional (etapa 621 en la figura 7A) , un tiempo más largo es probablemente requerido antes de que la rama sea completamente apagada. Así, las probabilidades de que I0 llegue a Imax durante la secuencia de apagado es incrementada. Sin embargo, si un inversor de dos niveles es apagado, el tiempo para completar los procesos de las figuras 7A y 7B es sustancialmente idéntico, puesto que hay solamente un conmutadora para apagar en una media rama . Como se muestra en la figura 8A, si I0 excede Ima / en tanto que un conmutador en la trayectoria de I0 ha entrado a saturación, se inicia una rutina de apagado diferente. Un conmutador más externo que permanece en estado encendido (conduciendo) es verificado en cuanto a desaturación (etapa 630) . Si el conmutador más externo que tiene estado encendido está desaturado, el conmutador es apagado. Preferiblemente, el apagado del conmutador comprende ordenar el conmutador a apagado (etapa 631) y luego verificar si el conmutador se ha apagado (etapa 633) y si el conmutador ya no está desaturado (etapa 634) . Si el conmutador se satura después de ser ordenado a apagado, el conmutador es ordenado de regreso a encendido (etapa 640) . De otra manera, una vez que el conmutador está apagado, se efectúa una verificación en cuanto a si cualesquier conmutadores en la media rama permanecen encendidos (etapa 636) . Si los conmutadores permanecen encendidos, el proceso es repetido para el siguiente conmutador más externos que permanece encendido, volviendo a la etapa 620 (figura 7A) o etapa 625 (figura 7B) . Si después de verificar en cuanto a desaturación (etapa 630) , el conmutador más externo que permanece en estado encendido no está desaturado, el conmutador más externo que tiene estado encendido es mantenido encendido u ordenado a encendido, también como todos los conmutadores de la media rama entre el conmutador más externo que tiene el estado encendido y la salida fase (etapa 640) . Luego comienza una espera, que dura hasta más temprano de la expiración de un período de retardo (etapa 650) o la desaturación del conmutador más externo que tiene el estado encendido. El período de retardo corresponde preferiblemente a un tiempo para que la temperatura del conmutador más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima. Preferiblemente, si se usa un retardo pre-establecido y los conmutadores son BJT o IGBT, entonces como se ilustra en la figura 8A el período de retardo es aproximadamente igual a: sc-pax. ce-sat V ce-max en donde Vce max es definido como un voltaje de colector a emisor clasificado máximo del conmutador, Isc es definida como una corriente de cortocircuito clasificada máxima por conmutador y tSc max es definido como una duración de tiempo de cortocircuito máximo clasificado que el conmutador puede soportar cuando es sometido a Vce ma? y Isc- En comparación, si se usa un retardo a base de retroalimentación como se muestra en la figura 8B (etapa 655) , entonces el período de retardo debe ser aproximadamente : Una ventaja del retardo a base de retroalimentación es que puede ser más exacto, puesto que la información de nivel de corriente es adquirida continuamente y actualizada constantemente . Conceptualmente, al esperar tanto como sea posible antes de conmutar a apagado un conmutador sutura, la probabilidad de desaturación que ocurre se incrementa, mejorando mediante esto estadísticamente la posibilidad de sobrevivencia del conmutador, en tanto que el conmutador no se ha destruido en el interim. Cualquier método para determinar tal retardo, ya sea pre-establecido o a base de retroalimentación, puede ser utilizado apropiadamente. Como una mejora adicional, si ya sea el período de retardo (etapa 650 o 655) expira, la salida de fase es conmutada a un nivel de voltaje neutro (etapa 660, 661) . La derivación de la salida de fase convierte una falla tipo II a una falla tipo I, lo cual debe forzar los conmutados a desaturarse. La derivación de la salida de fase mejora adicionalmente la posibilidad de supervivencia de los conmutadores de puente inversor. Las figuras 9, 10 y 11 son un diagrama de flujo de otra modalidad ejemplar para controlar un puente inversor, que ilustran una implementación del método de las figuras 6A, 7A y 8B que incluyen el uso de variables de graduación. Refiriéndose a la figura 9, la corriente de salida instantánea I0 de la fase es comparada con una corriente nominal clasificada, la corriente nominal clasificada (INom) de conmutadores de la rama más un umbral de corriente de sobrecarga (IOL) (etapa 901) . Si I0 no ha excedido I0L + INO?I en la rama bajo examen, se efectúa una verificación en cuanto a si cualquiera de las otras ramas están experimentando una falla (etapa 902) . Si no hay fallas, el procedimiento ya sea terminar (como se ilustra) o ser repetido de la etapa 901. Si hay una falla en una de las otras ramas, la rama original es secuencialmente apagada de manera convencional (etapa 904) . Si se detecta una falla (|l0| > INom + IOL) se efectúa una determinación de polaridad de la corriente de falla con el fin de determinar cual media rama está conduciendo I0 (etapa 910) . Sin la corriente instantánea es positiva, la falla cae en la media rama de lado positivo, mientras que si la corriente instantánea es negativa, la falla cae en la media rama del lado negativo. Si la falla está en la media rama del lado positivo, una variable "i" es ajustada igual al número de niveles "L" en el puente inversor (etapa 911) y una variable "p" es establecida igual a dos (etapa 912) . Refriéndose al patrón de numeración de conmutador usado en la presente revelación en la cual, para cada rama, el conmutador 1 es el conmutador más cercano a la línea principal de distribución más negativa y el conmutador 2 (L-1) es el conmutador más cercano a la línea de distribución principalmente más positiva, los conmutadoras (L-1) a 1 son mantenidos apagados (etapa 913), correspondiente a los conmutadores de la media rama entre la línea de distribución principal más negativa y la salida de fase. Se efectúa una determinación en cuanto a si el conmutador "i" tiene un estado encendido (etapa 914) . Si el conmutador "i" está encendido, la variable "i" es luego incrementada (etapa 915) y se efectúa una determinación para determinar si "i" ha excedido el número de conmutadores en la rama (i > 2 (L-1) ) (etapa 916) . Si "i" no ha excedido el número de conmutadores en la rama, el bucle es repetido desde la etapa 914. Si "i" ha excedido el número de conmutadores en la rama (etapa 916) o si un conmutador externo de la media rama de lado positivo está apagado (etapa 914) , "i" es disminuido (etapa 917) . Al disminuir "i" (etapa 917) , el valor de "i" es establecido para hacer referencia al conmutador más externo de la media rama que permanece en estado encendido. En comparación, si la media rama del lado negativo está conduciendo la corriente de falla, entonces en la etapa 921, el valor de "i" es establecido al número de referencia del conmutador más interno de la media rama del lado negativo (i = L-1) . Una variable "p" es establecida igual a 1 en la etapa 922. Los conmutadores L a 2 (L-1) son mantenidos apagados (etapa 923) , correspondiente a los conmutadores de la media rama entre la línea de distribución principalmente más positiva y la salida de fase. Se efectúa una determinación en cuando a si el conmutador "i" tiene un estado encendido (etapa 924) . Si el conmutador "i" está encendido, la variable "i" es luego disminuida (etapa 925) y se efectúa una verificación para determinar si "i" es igual a cero (etapa 926) . Si "i" no es cero, el bucle es repetido desde la etapa 924. Si "i" es cero (etapa 926) o si un conmutador externo de la media rama del lado negativo está apagado (etapa 924) , "i" es incrementado (etapa 927) . Al incrementar "i" (etapa 927) , el valor de "i" es ajustado para hacer referencia al conmutador más externo de la media rama que permanece en estado encendido. Aunque no se muestra, si un conmutador más interno de una media rama que conduce la corriente instantánea I0 se determina que está apagado (no conduciendo) , el proceso puede ya sea terminar o ser repetido desde la etapa 901. Sin embargo, tal evento puede indicar una falla del detector, que incluye una falla en el circuito que verifica la corriente de salida o el circuito que verifica el conmutador más interno. Un procedimiento para manejar tal evento sería ajustar "i" para indicar el conmutador más externo de la media rama y proceder con el apagado secuencial . Como se muestra en la figura 10, la corriente de salida instantánea Ic es comparada con Ima? (etapa 930) . Si la corriente instantánea IQ que cruza sobre INom + IOL no ha excedido Imax los conmutadores pueden ser apagados secuencialmente de manera convencional (etapa 931) . Sin embargo, puesto que un conmutador ordenado a apagado no se detiene realmente de conducir hasta t0ff, la corriente de salida instantánea debe ser verificada continuamente durante el apagado secuencial para asegurar que no se presente la saturación del conmutador durante el apagado (etapa 931) . Una vez que el último conmutador es ordenado a apagado, aunque el nivel de corriente de Imax no ha sido detectado, todavía es necesario verificar si la corriente de salida instantánea Is excede Imax hasta que t0ff ha transcurrido (etapas 938, 939) , puesto que hay un retardo entre el comando de apagado del conmutador y cuando el conmutador se detiene realmente de conducir corriente. Como se muestra en la figura 11, si I0 excede Ima?, un conmutador más externo que permanece en estado de encendido es verificado en cuanto a desaturación (etapa 940) . Si el conmutador más externo que tiene estado encendido es desaturado, el conmutador es apagado (etapa 941) . Se efectúa una verificación en cuando a si cualesquier conmutadores en la media rama permanecen encendidos y si los conmutadores permanecen encendidos, el proceso es repetido para el siguiente conmutador más externo que permanece encendido, volviendo a la etapa 930 (figura 10) . Eso se efectúa al verificar para ver si "p" es igual a dos (etapa 943) , y si es así, disminuir "i" (etapa 944) y verificar para asegurarse de que "i" no sea menor que el número de referencia del conmutador más interno de la media rama positiva (etapa 945) . Si "p" no es igual a dos, "i" es incrementado (etapa 946) y se efectúa una verificación para asegurarse que "i" no sea mayor que el número de referencia del conmutador más interno de la media rama negativa (etapa 947) . Si después de verificar en cuanto a desaturación (etapa 940) , el conmutador más externo que permanece en estado encendido (SWi) no está desaturado, el conmutador más externo que tiene un estado encendido es mantenido encendido u ordenado a encendido, también como todos los conmutadores de la media rama entre el conmutador más externo que tiene el estado encendido y la salida de fase (etapas 950, 951, 952) . Luego comienza una espera, que dura más pronto de una expiración de un período de retardo (etapa 953) o la desaturación del conmutador más externo que tiene el estado encendido. El período de retardo corresponde a un tiempo para que la temperatura del conmutador más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima. Se usa un retardo a base de retroalimentación (etapa 953) , en donde el período de retardo es aproximadamente. /ft» *?l ? ^ v—ce max '*l? sc j v ce- sai - \ - o v f _ 1 Como una mejora adicional, si el período de retardo (etapa 953) expira, la salida de fase es derivada a un nivel de voltaje neutro (etapas 960, 961) utilizando un circuito de pata de cabra, que es descrito más adelante en la presente. La derivación de la salida de fase convierte una falla tipo II a una falla tipo I, que debe forzar los conmutadores a desaturarse y mejorar adicionalmente la posibilidad de supervivencia del puente inversor. Las figuras 12, 13 y 14 ilustran modalidades ejemplares adicionales de la presente invención. La figura 12 es un diagrama de bloques del conmutador 1202, que opera en conjunción con un medio de almacenamiento 1021, varias tarjetas controladoras conectadas a conmutadores de un puente inversor y señales proporcionadas de transductores 1203 que verifican la salida trifásica del puente inversor. La figura 13 es un diagrama ejemplar de una tarjeta controladora convencional. La figura 14 ilustra un puente inversor de tres niveles que incluye los transductores de salida y un circuito de pata de cabra . El controlador puede ser construido a partir de circuitos análogos y/o digitales y lógicos discretos y/o programado a un dispositivo lógico programable tal como un procesador de señales digitales (DSP) , un microcontrolador, un microprocesador o un dispositivo lógico programable complejo (CPLD) de acuerdo con los métodos, procedimientos y estructuras reveladas en cualquiera de las modalidades descritas en la presente. El medio de almacenamiento opcional 1201 puede contener elementos de programación o elementos fijos implementados por o sobre el controlador 1202 y pueden ya sea ser externos o internos al controlador. Una modalidad adicional de la invención es el medio de almacenamiento 1201 que contiene un conjunto de instrucciones de programa para que el controlador implemente cualquiera de los métodos, procedimientos y/o circuitos en cualquiera de las modalidades reveladas en la presente. Se utiliza una pluralidad de tarjetas controladoras. El controlador 1202 también recolecta datos acerca de cada conmutador de la pluralidad de "tarjetas controladoras" (también conocidas como "tarjetas de compuerta") usadas convencionalmente para accionar los conmutadores de un puente inversor. Cada tarjeta controladora incluye un circuito de accionamiento para accionar un conmutador del puente inversor, como se ilustra en la figura 13. Cada circuito de accionamiento proporciona una señal de control de excitación que acciona el conmutador respectivo a un estado encendido o un estado apagado. Como ejemplos de señales de control de excitación, si una modalidad utiliza IGBT como conmutadores, cada señal de control de excitación es un voltaje aplicado entre una compuerta y un emisor de un respectivo IGBT; si los conmutadores son FET, cada señal de control de excitación es un voltaje aplicado entre una compuerta y una fuente de un FET respectivo y si los conmutadores son BJT, cada señal de control de excitación es una corriente aplicada entre una base y un emisor de un respectivo BJT. Cada una de las tarjetas controladoras incluyen preferiblemente un circuito de verificación, que verifica ya sea un voltaje a través de un conmutador respectivo en un estado encendido o una corriente a través de un conmutador respectivo en estado encendido. Por ejemplo, si una modalidad utiliza IGBT, FET o BJT como conmutadores de inversor, cada circuito de verificación verifica por lo menos preferiblemente un voltaje a través de un conmutador respectivo en un estado encendido. Al ajustar la comparación de un valor de umbral con el valor de voltaje verificado a través de un conmutador, una tarjeta controladora es apta de determinar si un conmutador está desaturado. Específicamente, cuando un conmutador está en estado encendido y el voltaje a través del conmutador está por encima del nivel de umbral (por ejemplo, IGBT Vce > 5V) , se considera que el conmutador está desaturado. La tarjeta controladora emite preferiblemente una señal al controlador 1202 que indica saturación/desaturación y si el conmutador está conduciendo o no conduciendo. También, cada una de las tarjetas controladoras incluye preferiblemente un circuito de detección de condición de sobrecarga, que detecta una condición de sobrecarga al comparar un voltaje o corriente del conmutador respectivo en estado encendido con un nivel de umbral . En un puente inversor que utiliza IGBT, las tarjetas controladoras verifican el voltaje de compuerta de IGBT, proporcionando una medida de la corriente instantánea a través de IGBT. Cuando se detecta una falla tipo I durante la operación de un IGBT, una tarjeta de compuerta típica está equipada para conmutar automáticamente el IGBT a apagado. Tarjetas controladoras/compuerta que proporcionan retroalimentación con respecto a saturación/desaturación, estado de conducción y detección de sobrecarga son conocidas en el arte. Adicionalmente, las tarjetas controladoras/de compuerta y/o el controlador 1202 también efectúan preferiblemente determinaciones en cuanto a si se ha presentado una falla de conmutación. Tal falla ocurre cuando un conmutador es ordenado a un estado apagado, pero sigue siendo conductor, lo que indica que el conmutador ha fallado. Una manera simple para determinar tal falla es medir si el tiempo t0ff es excedido después que un conmutador es ordenado a un estado apagado, pero el conmutador está todavía conduciendo. El controlador 1202 también recibe el estatus de sobrecorriente instantánea de todas las tres fases a la carga, también como información instantánea acerca de cada conmutador, permitiendo que los circuitos lógicos del controlador 1202 tengan notificación por adelantado de una condición de falla. El controlador 1202 recolecta datos acerca de la carga de transductores aislados galvánicamente provistos para cada fase a la carga y localiza la trayectoria de la corriente excesiva al verificar cuales fases experimentan sobrecorriente. Cada transductor tiene capacidad de medición de corriente bidireccional (tanto corriente directa (CD) como corriente alterna (CA) ) y proporciona medición instantánea de la corriente a cada fase. Un ejemplo de tal transductor son los detectores de efecto de Hall tal como un LEM. Cada transductor debe ser clasificado por al menos dos veces la corriente de salida de accionamiento. Al utilizar los datos de los transductores y tarjetas controladoras, junto con el tiempo transcurrido e información de desaturación, el controlador proporciona una advertencia por adelantado de una condición de falla e infiere el tipo de sobrecarga con la cual se está tratando. Al localizar la trayectoria de la corriente excesiva al verificar cuales fases experimentan sobrecorriente, si una fase de salida dada muestra una condición de sobrecorriente (|l0| > Imax) pero ninguna señal de dasaturación entra de la tarjeta de compuerta, entonces se hace la inferencia de que hay un cortocircuito tipo II. Por ejemplo, refiriéndose a un sistema de tres niveles, cuando se detecta una falla ( 1101 > Ia?) el controlador 1202 esperará el IGBT externo (esto es, IGBT más cercano a la línea de distribución principal de energía positiva o negativa) involucrado para desaturarse. Una vez que el IGBT externo se desatura, el controlador de compuerta correspondiente habrá comenzado el proceso de apagado por sí mismo, aunque el controlador 1202 ordenará redundantemente a la tarjeta de compuerta que el IGBT más externo apague el transistor. El controlador 1202 tomará en cuenta el tiempo transcurrido desde la expedición de la advertencia de sobrecorriente en tanto que espera una señal de desaturación de la tarjeta controladora de compuerta de IGBT externo. Si la señal no llega después de un tiempo máximo y la tarjeta de compuerta externa y/o transductores de verificación de salida continúan mostrando una corriente de salida que es más de dos veces la corriente nominal del IGBT, el controlador de compuerta de IGBT interno emite una falla de desaturación y el controlador 1202 sabrá entonces que el IGBT externo está defectuoso, forzando al IGBT interno correspondiente a apagado. Este mecanismo es también usado para detectar un cortocircuito tipo II. Modalidades adicionales del controlador son ilustradas en las figuras 15, 16 y 17. Las figuras 15 y 16 ilustran el lógico del controlador para controlar una rama de un puente inversor utilizando las señales de desaturación proporcionadas por las tarjetas de compuerta. La figura 17 ilustra el lógico del controlador para controlar media rama del puente inversor, sin depender de las tarjetas de compuerta para señales de desaturación. Estas modalidades del controlador pueden ser implementadas ya sea como elementos de programación, elementos fijos y/o elementos físicos. Como se muestra en la figura 15, se proporcionan dos circuitos de comparación 1510 y 1511 para verificar la magnitud de la corriente de salida instantánea IQ de una fase de las salidas trifásicas de un puente inversor. Una salida 1501 del transductor se hace pasar a través de una memoria intermedia o memoria temporal 1502 con el fin de comparar la magnitud de IQ con INom + IOL (circuito de comparación 1510) y con Ima? (circuito de comparación 1511) . Si la magnitud de ID es mayor que INo + IOL/ entonces la señal FLT 1 es cierta; de otra manera, FLT1 es falsa. Asimismo, si la magnitud de Is es mayor que Imax entonces la señal FLT2 es cierta, de otra manera, FLT2 es falsa. Si FLT1 y FLT2 son falsos, entonces no sucede nada. Si FLT1 es cierto, entonces el circuito lógico apaga secuencialmente y asegura el apagado de los conmutadores que no están en la trayectoria defectuosa (1550) . Si FLT1 es verdadero y FLT2 es falso, entonces el circuito lógico ordena secuencialmente a apagado todos los conmutadores en una rama que permanece en el estado encendido (1552) . Puesto que Ima? > IOL + INCTO = INO?I es posible que el circuito lógico 1550 y el circuito lógico 1552 serán simultáneamente activos. Si FLT1 y FLT2 son ciertos, procede el apagado de conmutadores secuencial para una media rama en base ya sea si uno u otro de los conmutadores están desaturados. Aunque se ilustra una compuerta Y 1523 para transportar que |l0| > INom + IOL y | lo | > Imax/ como cuestión práctica, puesto que Ima? > IO + Iuomz FLT1 es necesariamente si FLT2 es cierto, de tal manera que la compuerta Y 23 puede ser omitida a favor de FLT2 solo. Se ilustran dos circuitos para apagar conmutadores cuando ambos FLT1 y FLT2 son verdaderos. Un primer circuito maneja conmutadores entre un nivel de voltaje de línea de distribución principal más positivo y la salida de fase (conmutadores L a 2 (L-1) ) , y un segundo circuito maneja conmutadores entre un nivel de voltaje de línea de distribución principal más negativo y la salida de fase (conmutadores 1 a (L-1)) . Refiriéndose al primer circuito, un multiplexor/contador 1660 recibe señales de la tarjeta controladora que indican si los conmutadores de una media rama están desaturados. Como un ejemplo, cuatro señales de desaturación son introducidos, como sería el caso para una primera media rama de una rama de inversor de cinco niveles como se ilustra en la figura 5. Sin embargo, cualquier número de niveles pueden ser usados. Si se usa un puente inversor de dos niveles, el multiplexor/contador 1660 puede ser omitido, ya que la señal de desaturación individual puede accionar el inversor 1627 y la compuerta Y 1625 directamente. La salida del multiplexor/contador 1660 (OutM) corresponde a la entrada de desaturación del conmutador M. El multiplexor/contador 1660 es preferiblemente inicializado de tal manera que M es preestablecido al conmutador más externo de la media rama que tiene el estado apagado. Sin embargo, como se comprenderá de la figura 15, aún si M es inicializado al transistor más externo (esto es, conmutador 8 en la figura 5), y el transistor más externo está completamente apagado, el sistema disminuiría rápidamente M hasta alcanzar un transistor más externo que está encendido, puesto que un conmutador que está plenamente apagado está necesariamente desaturado. Si FLT1 y FLT2 son ciertos y el conmutador M no está desaturado, el circuito lógico (1654) mantiene u ordena a encendido los conmutadores L a M. Luego los circuitos lógicos 1658 apagan el conmutador M después de más pronto de una expiración de un retardo generado por un circuito de retardo (1656) y la desaturación del conmutador M. Después que el conmutador es apagado, M es disminuido y el procedimiento se repite para el siguiente conmutador. Si un circuito de pata de cabra está presente cuando ocurre la expiración del retardo del circuito de retardo 1656, entonces un cerrojo 1664 enciende un circuito de pata de cabra 1670. Un circuito de pata de cabra ejemplar es ilustrado en la figura 14. Preferiblemente, el circuito de pata de cabra 1670 comprende el conmutador A de la figura 14, de tal manera que cuando un conmutador entre el nivel de línea de distribución principal más positivo y la salida de fase está conduciendo la corriente de falla, la porción positiva de la salida de fase es derivada a un nivel de voltaje neutro. El segundo circuito opera de la misma manera, excepto que un multiplexor/contador 1560 incrementa N, de tal manera que las señales de desaturación son emitidas (OutN) del externo (conmutador 1) al interno (conmutador (L-1)). Si un circuito de pata de cabra está presente cuando ocurre la expiración del retardo del circuito de retardo 1556, entonces un cerrojo 1564 enciende un circuito de pata de cabra 1570. Preferiblemente, el circuito de pata de cabra 1570 comprende el conmutador B de la figura 14, de tal manera que cuando un conmutador entre el nivel de línea de distribución principal más negativo y la salida de fase está conduciendo la corriente de falla, la porción negativa de la salida de fase es derivada a un nivel de voltaje neutro. El esquema lógico de la figura 16 es idéntico a la figura 15, excepto que cuando el retardo expira ya sea en el medio circuito positivo o el medio circuito negativo, un cerrojo 1764 enciende el circuito de pata de cabra 1770 tanto para porciones de salida de fase positivas como negativas. En este ejemplo, el circuito de pata de cabra 1770 comprende preferiblemente tanto el conmutador A como el conmutador B de la figura 14. El esquema lógico mostrado en la figura 17 es una variación de las figuras 15 y 16 en el cual en lugar de usar señales de desaturación de las tarjetas controladoras, la desaturación es determinada en base a si una magnitud de Is excede una corriente de cortocircuito clasificada máxima por conmutador de transistor (Isc) . En esta modalidad, cuando |lQ| > Isc, la señal FLT3 es cierta, indicando desaturación. Un contador 1752 disminuye el valor de M de externo a interno. Aunque no se ilustra en la figura 17, se usa un circuito duplicado para la otra media rama (conmutadores 1 a (L-1) ) y el circuito de pata de cabra puede ser accionado, de la misma manera como se presenta en las figuras 15 y 16. Adicionalmente, los métodos para determinar la desaturación en base a Isc y las señales de desaturación de tarjeta de compuerta pueden ser combinados por redundancia adicional . Además, como se muestra en las figuras 18A y 18B, el manejo de fallas del conmutador puede ser integrado a los dos circuitos ilustrados en las figuras 15-16 para apagar conmutadores cuando ambos FLT1 y FLT2 son verdaderos . Se utilizan señales de falla de conmutador para determinar cuando un conmutador ha fallado. Un ejemplo de una falla de conmutador ocurre cuando un conmutador es ordenado a un estado apagado, pero el tiempo t0ff transcurre sin que el conmutador se vuelva no conductor. Las señales de falla pueden ser generadas ya sea por las tarjetas controladoras, por el controlador o por un circuito separado. Cuando los multiplexores 1800 y 1805 reciben una indicación de falla para el conmutador bajo consideración, el circuito avanza al siguiente conmutador en la media rama. Si se utiliza un puente inversor de dos niveles, el multiplexor de falla de conmutador (1800, 1805) puede ser omitido, utilizando la señal de falla para accionar directamente las compuertas O (1801, 1806) . También, si se usa señalización de falla de conmutador con el circuito de la figura 17, los multiplexores de señal de desaturación son preferiblemente reemplazados con contadores . Los elementos de las figuras 15, 16, 17, 18A y 18B se proponen como abstracciones que pueden corresponder a elementos físicos, elementos permanentes, elementos de programación o una mezcla de los mismos. Por ejemplo, el transductor de salida trifásica (1501) y el circuito de memoria temporal o memoria intermedia (1502) son ilustrados proporcionando verificación de corriente en términos absolutos (|l0|)# mientras que el transductor de salida puede indicar polaridad de corriente proporcionada (±Is) • Si la polaridad de corriente es provista por el transductor, ya sea la señal de corriente verificada puede ser rectificada para derivar ¡ I01 , circuitos de comparación separados pueden ser provistos para cada polaridad o un circuito puede manejar ambas polaridades. Si se proporciona información de polaridad por los transductores, una determinación de cual media rama está conduciendo la instantánea al verificar la polaridad. Un lógico ejemplar para verificar la polaridad es ilustrada en la figura 19, que incluye el transductor 1901, circuito de memoria temporal o memoria intermedia 1902, diodos 1903, 1904 y circuitos de comparación 1905, 1906. Además, la salida de los transductores 1501 y 1901 son una señal indicadora de la corriente de salida, pero no es necesariamente por si misma una corriente (por ejemplo, voltaje o frecuencia) . Los circuitos de memoria temporal o memoria intermedia 1502 y 1902 podrían ser implementados como seguidor(es) de corriente, circuito(s) amplificador (es) , convertidor (es) análogo a digital u otro circuito para convertir la salida de señal por el transductor a un formato que pueda ser comparado con niveles de umbral. Asimismo, las fuentes de corriente 1503, 1504, 1505 pueden ser fuentes de corriente reales o podrían ser voltajes de referencia equivalentes (si los circuitos de comparación comparan el voltaje en lugar de corriente) , podrían ser valores digitales que representan niveles de corriente u otras representaciones correspondientes a los varios umbrales. Los niveles de referencia 1503, 1504, 1505, también como el valor comparado I0 son todos niveles relativos y son escalados para representar condiciones de salida particulares y no necesitan corresponder uno a uno a la corriente de salida real. Los circuitos de comparación 1510, 1511, 1512, 1905 y 1906 podrían ser circuitos de comparación digitales, que comparan señales digitales de entrada o podrían ser comparadores de voltaje que tienen resistencias en sus entradas para convertir corrientes a voltajes; comparadores de corriente o instrucciones de máquina que comparan valores digitales almacenados en memoria o registros o cualquier otro tipo de circuito que pueda efectuar la comparación entre los niveles de umbral y la señal instantánea. Los circuitos de retardo 1556 y 1656, pueden tener ya sea valores preestablecidos (por ejemplo, figura 8A) o ser a base de retroalimentación (por ejemplo figura 8B) . Asimismo, se muestra que las varias compuertas pretenden ilustrar funciones lógicas, las cuales podrían ser compuertas reales, instrucciones o equivalentes lógicos. Una modalidad adicional de la invención es el circuito de pata de cabra mismo, como se ejemplifica en la figura 14. Este circuito rectificador adicional en la salida del puente inversor es apto de crear artificialmente una falla de baja impedancia en el accionador. Cuando una falla tipo II es detectada por el controlador, los conmutadores A y B provistos a través de la salida del puente inversor son encendidos para proporcionar un corto muerto. Esta caída repentina en impedancia provocará que el IGBT vaya inmediatamente fuera de saturación. Si el corto es proporcionado por solamente un período de tiempo pequeño (por ejemplo, 20 microsegundos) , hay poca o ninguna transferencia de calor o daños a los conmutadores A y B que crean el corto artificial . Los conmutadores A y B deben ser clasificados para tener una capacidad de corriente igual o mayor en relación con los conmutadores de puente inversor. Mientras que los conmutadores del puente inversor de acuerdo con modalidades anteriores son de tipos que experimentan saturación (por ejemplo, BJT, IGBT y FETS) , los conmutadores A y B del circuito de pata de cabra pueden ser cualquier tipo de conmutador, en los que se incluyen BJT, IGBT, FET, tiristores controlados de compuerta aislada (IGCT) , tiristores de apagado de compuerta (GTO) , conmutadores controlados por silicio, transistores, diodos de conmutación y tiristores. Aunque los puentes inversores tienen un número impar de niveles de voltaje de línea de distribución principal incluyen un nivel neutro ("línea de distribución principal neura" en la figura 14, "N2" en la figura 5), tal nivel es faltante de puentes inversores convencionales que tienen un número par de niveles de línea de distribución principal (figuras 3 y 5) . Así, las figuras 20 y 21 ilustran ramas de puente inversor de dos niveles y cuatro niveles en las cuales el nivel neutro es derivado artificialmente. Tal arreglo también funcionaría con puentes de seis niveles y más altos. El nivel neutro tanto para puentes inversores pares (figuras 20 y 21) y nones (figuras 5 y 14) pueden o pueden no ser conectados a tierra. Se contempla que numerosas modificaciones se pueden efectuar en las modalidades e implementaciones de la presente invención sin desviarse del espíritu y alcance de la invención como se define en las siguientes reivindicaciones.

Claims

REIVINDICACIONES 1. Un método para controlar un puente inversor trifásico que tiene tres ramas, cada rama proporciona una fase de una salida trifásica para accionar una carga inductiva, el puente inversor tiene "L" niveles de voltaje de línea de distribución principal (L>2) , caracterizado porque uno de los L niveles es un voltaje de línea de distribución principal más negativo y uno de los L niveles es un voltaje de línea de distribución principal más positivo, cada rama comprende dos medias ramas, una primera media rama comprende contadores de transistor conectados entre el voltaje de línea de distribución principalmente más positivo y una salida de fase respectiva y una segunda media rama que comprende contadores de transistor conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase respectiva, en donde, dentro de una media rama, externo es definido hacia el voltaje de línea de distribución principal más positivo o más negativo e interno es definido como la salida de fase, en donde para cada rama, el método comprende: comparar una magnitud de una corriente de salida instantánea, de una fase de la salida trifásica del puente inversor con una corriente nominal clasificada de un conmutador de transistor de los conmutadores de transistor de la rama más un umbral de corriente de sobrecarga, en donde I0L + INom satisface Imax > I0 + Iom = INO?I Imax es una corriente clasificada máxima de los conmutadores de transistor de la rama; en respuesta a la comparación de I0 con INom + loi si | lo | > INom + IO / entonces para cada media rama de la rama: identificar conmutadores de transistor de la media rama que están conduciendo la corriente de salida instantánea (I0) que excede INora + I0L; asegurar un estado apagado a los conmutadores de transistor de la media rama que son identificados como estando en estado apagado; apagar secuencialmente conmutadores de transistor en la media rama que no están conduciendo la corriente de salida instantánea (I0) que excede INom + IOL; comparar la corriente de salida instantánea (ID) que excede INom + IOL con Imax, y si |l0| < Ima?, ordenar secuencialmente a todos los conmutadores de transistor de la media rama que permanecen en estado encendido a asumir un estado apagado, en tanto que se continúa comparando hasta un tiempo transcurrido después de la etapa de ordenar secuencialmente excede toff, se continúa la comparación de |l0| > Imax/ en donde t0ff es definido como un tiempo de apagado clasificado de los conmutadores de transistor que es una suma de un tiempo de retardo de apagado más el tiempo de caída de corriente, y verificar un contador de transistor más externo que permanece en estado encendido en cuanto a desaturación y si no está desaturado, mantener el conmutador de transistor más externo que permanece en estado encendido y cualesquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase en estado encendido y si el conmutador de transistor más externo y cualesquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase han sido ordenados a un estado apagado, entonces ordenar a estos conmutadores de transistor de regreso a un estado encendido, y luego retardar hasta más pronto de la desaturación del conmutador de transistor más externo que permanece en estado encendido, la expiración de un período de retardo en base a una cantidad de tiempo antes de que el transistor más externo que permanece en estado encendido sea dañado, y |l0| < ImaX; y si el conmutador de transistor más externo está desaturado, cuando el período de retardo expira o |lc| < Imx apagar el conmutador de transistor más externo que permanece en estado encendido y luego si cualesquier conmutadores de transistor de la media rama permanecen en estado encendido, repetir el método desde la etapa de comparar la corriente de salida instantánea (I0) que excede INom + IOL con Ima?.
2. El método de conformidad con la reivindicación 1, caracterizado porque la etapa de verificar un conmutador de transistor más externo que permanece en estado encendido en cuanto a desaturación comprende determinar si un voltaje a través del conmutador de transistor está por encima de un voltaje de saturación clasificado del conmutador de transistor.
3. El método de conformidad con reivindicación 1, caracterizado porque el período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima.
4. El método de conformidad con la reivindicación 1, caracterizado porque los conmutadores de transistor son transistores bipolares de compuerta aislada (IGBT) o transistores de unión bipolar (BJT) ; y la etapa de verificar un conmutador de transistor más externo que permanece en estado encendido en cuanto a desaturación comprende determinar si el voltaje de colector a emisor (Vce) del conmutador de transistor está por encima de un voltaje de colector a emisor de saturación clasificado (Vce sat) del conmutador de transistor, el conmutador de transistor no está desaturado si Vce < Vce sat y está desaturado si Vce > Vce sa -
5. El método de conformidad con la reivindicación 4, caracterizado porque el período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima y es determinada por: en donde : Vce max se define como el voltaje de colector a emisor clasificado máximo a través de un conmutador de transistor que permanece en estado encendido, y Is se define como una corriente de cortocircuito clasificada máxima por conmutador de transistor.
6. El método de conformidad con la reivindicación 4, caracterizado porque el período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima y es aproximadamente igual a: /scrpax .V ' ce- sal V ce-pax en donde : Vce max se define como el voltaje de colector a emisor clasificado máximo a través del conmutador de transistor que permanece en estado encendido, y tsc ma se define como una duración de tiempo de cortocircuito máximo clasificado que el conmutador de transistor puede soportar cuando es sometido a Vce max y Isc.
7. El método de conformidad con la reivindicación 1, caracterizado porque comprende además: cuando el período de retardo expira sin que el transistor más externo que permanece en estado encendido se desature, antes de apagar el transistor más externo, derivar la salida de fase provista por la media rama a un nivel neutro si todavía no está derivada a un nivel de voltaje neutro, en donde el nivel de voltaje neutro es la diferencia de voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos .
8. El método de conformidad con la reivindicación 7, caracterizado porque: cuando la media rama es una primera media rama, la etapa de derivar la salida de fase al nivel neutro deriva las primeras medias ramas de todas las tres ramas del puente inversor trifásico, y cuando la media rama es una segunda media rama, la etapa de derivar la salida de fase al nivel neutro deriva las segundas ramas de todas las tres ramas del puente inversor trifásico.
9. El método de conformidad con la reivindicación 7, caracterizado porque la etapa de derivar la salida de fase al nivel neutro deriva todas las medias ramas de todas las tres ramas del puente inversor trifásico.
10. Un medio de almacenamiento que almacena un conjunto de instrucciones de programa para un controlador, el controlador está configurado para controlar un puente inversor trifásico que tiene tres ramas, cada rama proporciona una fase de una salida trifásica para accionar una carga inductiva, el puente inversor tiene "L" niveles de voltaje de línea de distribución principal (L>2) , en donde uno de los L niveles es un voltaje de línea de distribución principal más negativo y uno de los niveles L es un voltaje de línea de distribución principal más positivo, cada rama comprende dos medias ramas, una primera media rama que comprende conmutadores de transistor conectados entre el voltaje de línea de distribución principal más positivo y una salida de fase respectiva y una segunda media rama que comprende conmutadores de transistor conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase respectiva, en donde, dentro de una media rama, externa es definida como hacia el voltaje de línea de distribución principal más positivo o más negativo e interno es definido como la salida de fase, el conjunto de instrucción de programa, cuando son ejecutadas por el controlador, provocan que el controlador efectúe las siguientes etapas para cada rama del puente inversor trifásico: comparar la magnitud de una corriente de salida instantánea (Is) de una fase de la salida trifásica del puente inversor con una corriente nominal clasificada de un conmutador de transistor (INom) de los conmutadores de transistor de la rama más un umbral de corriente de sobrecarga (I0L) / en donde IOL + INom satisface lma? > IOL + I om = Iuom/ Imax es una corriente clasificada máxima de los conmutadores de transistor de la rama ; en respuesta a la comparación de Is con INom + I0 / si | lo | > luorn + IO / entonces para cada media rama de la rama: identificar conmutadores de transistor de la media rama que están conduciendo la corriente de salida instantánea (I0) que excede INom + IO ; asegurar un estado apagado a los conmutadores de transistor de la media rama que están identificados como estando en estado apagado; apagar secuencialmente conmutadores de transistor en la media rama que no están conduciendo la corriente de salida instantánea (I0) que excede INom + IOL; comparar la corriente de salida instantánea ( Is) que excede INom + IOL con Ima y si 1 10 | < lmax, ordenar secuencialmente todos los conmutadores de transistor de la media rama que permanecen en estado encendido a asumir un estado apagado, en tanto que se continúa comparando el cuanto a |ls| > Imax; y hasta un tiempo transcurrido después de la etapa de ordenar secuencial excede tQff, se continúa comparando en cuando a |l0| > Imax/ en donde t0ff se define como un tiempo de apagado clasificado de los conmutadores de transistor que es una suma de un tiempo de retardo de apagado más el tiempo de caída de corriente, y verificar un conmutador de transistor más externo que permanece en estado encendido en cuando a desaturación, y si no está desaturado, mantener el conmutador de transistor más externo que permanece en estado encendido y cualesquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase en estado encendido y si el conmutador de transistor más externo y cualesquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase han sido ordenados a un estado apagado, entonces ordenar a estos conmutadores de transistor de regreso a un estado encendido y luego retardar hasta más pronto de la desaturación del conmutador de transistor más externo que permanece en estado encendido, la expresión de un período de retardo en base a una cantidad de tiempo antes de que el transistor más externo que permanece en estado encendido sea dañado, y |lD| < Imax; si el conmutador de transistor más externo está desaturado, cuando el período de retardo expira o |l0| < Imax, apagar el conmutador de transistor más externo que permanece en estado encendido y luego si cualesquier conmutadores de transistor de la media rama permanecen en estado encendido, repetir desde la etapa de comparar la corriente de salida instantánea (Is) que excede INom + IQ C?n Imax-
11. Un medio de almacenamiento que almacena un conjunto de instrucciones de programa para un controlador de conformidad con la reivindicación 10, caracterizado porque el período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima.
12. Un medio de almacenamiento que almacena un conjunto de instrucciones de programa para un controlador de conformidad con la reivindicación 10, caracterizado porque el conjunto de instrucciones de programa cuando son ejecutados por el controlador, provocan además que el controlador efectúe las siguientes etapas: cuando el período de retardo expira sin que el transistor más externo que permanece en estado encendido se desature, antes del apagado del transistor más externo, derivar la salida de fase proporcionada por la media rama a un nivel neutro si todavía no está derivada a un nivel de voltaje neutro, en donde el nivel de voltaje neutro es la diferencia del voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos.
13. Un controlador de inversor trifásico para controlar un puente inversor trifásico que tiene tres ramas, cada rama proporciona una fase de una salida trifásica para accionar un carga inductiva, el puente inversor tiene "L" niveles de voltaje de línea de distribución principal (L>2) , en donde uno de los L niveles es un voltaje de línea de distribución principal más negativo y uno de los L niveles es un voltaje de línea de distribución más positivo, cada rama comprende dos medias ramas, una primera media rama que comprende conmutadores de ' transistor conectados entre el voltaje de línea de distribución principal más positivo y una respectiva salida de fase y una segunda media rama que comprende conmutadores de transistor conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase respectiva, en donde, dentro de una media rama, externo es definido como hacia el voltaje . de línea de distribución principal más positivo o más negativo e interno es definido como hacia la salida de fase, para cada rama, el controlador comprende por lo menos un primer circuito de comparación, un segundo circuito de comparación, un circuito de retardo y circuitos lógicos, el primer circuito de comparación compara una magnitud de una corriente de salida instantánea (IQ) de una fase de la salida trifásica del puente inversor con una corriente nominal clasificada (Inora) de los conmutadores de transistor de la rama más un umbral de corriente de sobrecarga (IO ) en donde I0 + Iuom satisface Imax > I0L + Iuorn = Iuom/ Imax es una corriente clasificada máxima de los conmutadores de transistor de la rama, en donde, si |l0| > INom + loi entonces el circuito lógico: identifica conmutadores de transistor de la rama que están conduciendo la corriente de salida instantánea (ID) que excede INom + IOL; asegura un estado apagado a conmutadores de transistor que son identificados como estando en estado apagado ; secuencialmente, de externo a interno, ordena a apagado conmutadores de transistor dentro de una media rama que contienen conmutadores de transistor que tienen un estado encendido pero no están conduciendo la corriente de salida instantánea (l0) que excede INom + I0L; el segundo circuito de comparación compara la corriente de salida instantánea (IQ) con lmax, en donde, mientras que |l0| > IN?m + IOL y |lo| = Imax/ el circuito lógico: secuencialmente, de externo a interno, ordena a todos los conmutadores de transistor que permanecen en estado encendido a asumir un estado apagado; y en donde mientras que |l0| > Ima?/ el circuito lógico: determina si un conmutador de transistor más externo que permanece en estado encendido está desaturado, y si el conmutador de transistor externo que permanece en estado encendido está desaturado, entonces el circuito lógico : mantiene el conmutador de transistor más externo que permanecen en estado encendido y cualquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase en estado encendido y si el conmutador de transistor más externo y cualesquier conmutadores de transistor entre el conmutador de transistor más externo y la salida de fase han sido ordenados a un estado apagado, entonces ordenar a estos conmutadores de transistor de regreso a un estado encendido y luego espera hasta más pronto de la desaturación del conmutador de transistor más externo que permanece en estado encendido, la expiración de un período de retado del circuito de retardo, el período de retardo está basado en una cantidad de tiempo antes de que el transistor más externo que permanece en estado encendido sea dañado, y |l0| < Imax; si el conmutador de transistor más externo que permanece en estado encendido está desaturado, cuando el período de retardo expira o |ls| < Imax/ entonces el circuito lógico: apaga el conmutador de transistor más externo que permanece en estado encendido, después de lo cual, un siguiente conmutador de transistor más externo, si lo hay, que permanece en estado encendido es verificado en cuanto a desaturación.
14. El controlador de inversor de nivel trifásico de conformidad con la reivindicación 13, caracterizado porque el circuito lógico verifica si un conmutador de transistor más externo que permanece en estado encendido está desaturado al verificar una señal recibida de una tarjeta controladora que acciona el conmutador de transistor más externo.
15. El controlador de inversor de nivel trifásico de conformidad con la reivindicación 13, caracterizado porque el período de retardo del circuito de retardo es establecido de tal manera que la expiración del período de retardo corresponde a un tiempo para que la temperatura del conmutador de transistor más externo que permanece en estado encendido llegue a un valor de temperatura clasificada máxima.
16. El controlador de inversor de nivel trifásico de conformidad con la reivindicación 13, caracterizado porque el primer circuito de comparación comprende un primer comparador y el segundo circuito de comparación comprende un segundo comparador .
17. Un circuito de pata de cabra para proteger conmutadores de transistor de un puente inversor trifásico cuando se presenta un corto y por lo menos se permite que uno de los conmutadores de transistor se sature debido a una inductancia de cortocircuito, el puente inversor trifásico tiene tres ramas, cada rama proporciona una fase de una salida trifásica para accionar una carga inductiva, el puente inversor tiene "L" niveles de voltaje de línea de distribución principal (L > 2) , en donde uno de los L niveles es un voltaje de línea de distribución principal más negativo y uno de los L niveles es un voltaje de línea de distribución principal más positivo, cualesquier niveles de voltaje de línea de distribución principal intermedios (L>2) es diferenciado de otros niveles de voltaje de línea de distribución principal por una diferencia del voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por (L-1) , el circuito de pata de cabra está caracterizado porque comprende: por lo menos un conmutador, que deriva selectivamente cada fase de la salida trifásica del puente inversor a un nivel de voltaje neutro, el nivel del voltaje neutro es una diferencia del voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos, en donde, al cerrar el por lo menos un conmutador, se deriva selectivamente cada fase al voltaje neutro, los conmutadores de transistor saturados del puente inversor trifásico son desaturados.
18. El circuito de pata de cabra de conformidad con la reivindicación 17, caracterizado porque si "L" es un número non, el nivel de voltaje neutro es un o de los "L" niveles de voltaje de línea de distribución principal del puente inversor, y en donde si "L" es un número par, el nivel de voltaje neutro está entre dos de los "L" niveles de voltaje de línea de distribución principal del puente inversor.
19. El circuito de pata de cabra de conformidad con la reivindicación 17, caracterizado porque el circuito de pata de cabra es provisto dentro de un alojamiento separado del puente inversor trifásico, configurado para ser conectado eléctricamente a la salida trifásica del puente inversor.
20. El circuito de pata de cabra de conformidad con la reivindicación 17, caracterizado porque el por lo menos un conmutador comprende un primer conmutador y un segundo conmutador, el circuito de pata de cabra comprende además: un primer conjunto de tres diodos, cada diodo del primer conjunto tiene un ánodo conectado a una salida de fase respectiva de la salida trifásica del puente inversor, los cátodos del primer conjunto de tres diodos son conectados al primer conmutador, el primer conmutador deriva selectivamente una primera porción rectificada por media onda de la salida trifásica al nivel de voltaje neutro, y un segundo conjunto de tres diodos, cada diodo del segundo conjunto tiene un cátodo conectado a una salida de fase respectiva de la salida trifásica del puente inversor, los ánodos del segundo conjunto de tres diodos son conectados en el segundo conmutador, el segundo conmutador deriva selectivamente una segunda porción rectificada por media onda de la salida trifásica al nivel de voltaje neutro.
21. El circuito de pata de cabra de conformidad con la reivindicación 20, caracterizado porque el primer conmutador y el segundo conmutador están configurados para ser cerrados colectivamente .
22. El circuito de pata de cabra de conformidad con la reivindicación 20, caracterizado- porque el primer conmutador y el segundo conmutador están configurados para ser cerrados individualmente .
23. Un método para proteger conmutadores de transistor de un puente inversor trifásico cuando se presenta un corto y se permite que por lo menos uno de los conmutadores de transistor se sature debido a una inductancia de cortocircuito, el puente inversor trifásico tiene tres ramas, cada rama proporciona una fase de una salida trifásica para accionar una carga inductiva, el puente inversor tiene "L" niveles de voltaje de línea de distribución principal (L> 2), en donde uno de los L niveles es un voltaje de distribución principal más negativo y uno de los L niveles es un voltaje de línea de distribución principal más positivo, el método está caracterizado porque comprende: detectar un cortocircuito al comparar las corrientes de salida trifásica del puente inversor con un nivel de umbral; en cada rama proporcionar una de las salidas trifásicas en las cuales se detecta un cortocircuito, determinar si cada conmutador de transistor de rama que tiene estado encendido está saturado, y si se determina que por lo menos un conmutador de transistor está saturado, derivar la fase correspondiente a la rama a un nivel de voltaje neutro, el nivel de voltaje neutro es una diferencia de voltaje de línea de distribución principal más positivo y el voltaje de línea de distribución principal más negativo, dividido por dos.
24. El método de conformidad con la reivindicación 23, caracterizado porque cada rama del puente inversor comprende dos medias ramas, una primera media rama que comprende conmutadores de transistor conectados entre el voltaje de línea de distribución principal más positivo y la salida de fase y una segunda media rama que comprende conmutadores de transistor conectados entre el voltaje de línea de distribución principal más negativo y la salida de fase, el método está caracterizado porque comprende además: derivar aquella porción de la salida de fase que tiene un nivel de voltaje de línea de distribución principal más positivo que el nivel de voltaje neutro al nivel de voltaje neutro, y en donde, cuando un conmutador de transistor saturado es una de las segundas medias ramas del puente inversor, la etapa de derivación comprende: derivar aquella porción de la salida de fase que tiene un nivel de voltaje más negativo que el nivel de voltaje neutro al nivel de voltaje neutro.
25. El método de conformidad con la reivindicación 23, caracterizado porque la derivación comprende: derivar aquella porción de la salida de fase que tiene un nivel de voltaje de línea de distribución principal más positivo que el nivel de voltaje neutro al nivel de voltaje neutro, y derivar aquella porción de la salida de fase que tiene un nivel de voltaje más negativo que el nivel de voltaje neutro al nivel de voltaje neutro.