MXPA06011865A - Precontrolador de interrupcion-antes de-encendido y desplazador de nivel. - Google Patents

Abstract

Un precontrolador de interrupcion antes de encendido para desactivar un PFET de un controlador de salida antes de activar un NFET, y viceversa. El precontrolador incluye un inversor de entrada, dos inversores de conexion transversal, y memorias intermedias de salida. El precontrolador provee una accion mejorada de interrupcion antes de encendido por medio de la configuracion del tamano de los NFET mas grandes que los PFET en los inversores de conexion transversal del precontrolador. El inversor de entrada, los inversores de conexion transversal y las primeras y segundas memorias intermedias de salida se configuran al tamano con respecto uno del otro de tal forma que se provea una accion de interrupcion antes de encendido considerablemente igual en ambos limites de ascenso y descenso. El precontrolador tambien incluye capacidades de desplazamiento de nivel por medio de un suministro de voltaje diferente en los PFET del inversor de conexion transversal. El precontrolador tambien incluye dos nodos de la salida de datos para la conexion con las dos entradas de un controlador de salida. El precontrolador se provee para una accion de trisistor semiconductor por medio de inactivar la senal de los nodos de salida del precontrolador.

Description

fuga común. Las dos compuertas se pueden conectar entre si y la entrada aplicada a la compuerta común. Este circuito, conocido como un controlador de salida, conduce una carga capacitiva cambiando rápidamente la carga. La carga de salida puede comprender un bus de datos y circuitos fijos al mismo.

Se presentas varios retos en el diseño de los controladores de salida y componentes relacionados. Por ejemplo los controladores de salida CMOS de gran magnitud pueden consumir grandes cantidades de corriente durante las transiciones de salida, y por lo tanto conducir a la pobre eficiencia de potencia. Para aumentar la eficiencia de potencia, algunos diseños de controladores de salida incluyen un precontrolador de interrupción-antes deencendido (BBM por sus siglas en inglés) . El precontrolador BBM se puede utilizar para controlar las entradas de compuerta al inversor CMOS por separado con el propósito de que el transistor que conduce la carga se apague (interrupción) antes de que el otro transistor se encienda (encendido) . Esta aproximación se ocupa de reducir o eliminar la corriente de palanca. La corriente de palanca es un efecto no deseado que puede ser resultado de que tanto el PFET como el FE del controlador de salida se enciendan .

Sin embargo, incluso con las /entajas que proveen los precontroladores BBM, los retos existen en ausencia de buen control sobre las señales de salida de los precontroladores. Por ejemplo, donde existen importantes retardos entre el encendido y los limites de interrupción de transiciones ascendentes y descendentes, la eficiencia del controlador de salida generalmente se reduce. Por otra parte, debido a los asuntos relacionados con la eficiencia del controlador de salida, a veces es deseable que el retardo entre la entrada y los limites de encendido sea igual para las transiciones de ascenso y descenso, lo que resulta en un buen ciclo de servicio. A veces es también deseable que el retardo entre la interrupción y los limites de encendido sea igual para las transiciones de ascenso y descenso. Por lo tanto, la flexibilidad en el número de etapas almacenadas en memoria intermedia puede ser suministrada a causa de la versión invertida de una señal que se puede utilizar en cada precontrolador de salida, y cada precontrolador de salida puede estar conectado de manera intercambiable con el PFET o NFET de un controlador de salida siguiente. También pueden contribuir en la disminución de la distorsión de ciclo de servicio, retardos considerablemente iguales entre el encendido y los limites de interrupción para las transiciones de ascenso y descenso.

Se puede desear también ei desplazamiento del nivel de voltaje para los precontroladores BBM de los conductores de salida. Los conductores de salida a menudo conducen un dispositivo 1/0. Estos dispositivos 1/0 pueden operar en voltajes más altos que el resto de las pastillas "chips", incluyendo el controlador de salida conducido por el precontrolador BBM. Per lo tanto, se puede desear aumentar la entrada de nivel de voltaje al dispositivo 1/0. El desplazamiento del nivel de voltaje provee una manera de aumentar la entrada de nivel de voltaje en los dispositivos I/O.

Se pueden desear las capacidades del trisistor semiconductor para los conductores de salida. Los circuitos de controladores de salida pueden incluir dos transistores que adquieren, ya sea un estado alto (lógica "1"), o un estado bajo (lógica "0") de baja impedancia. En esencia, estos transistores están siempre ya sea encendidos, en un estado conductor, o apagados, es decir, en un estado no-conductor. A menudo las especificaciones de diseño de entrada/salida (I/O por sus siglas en inglés) requieren que el controlador de salida tenga la función de desconexión de un bus de datos. La desconexión del controlador de salida por un periodo de tiempo es ventajosa porque algunos dispositivos 1/0 pueden ser conectados con el mismo bus de datos de salida.

A veces se utiliza un tercer estado para desactivar un solo controlador de salida que está conectado con un bus de datos que tiene una pluralidad de ·· controladores de salida. Los dispositivos con capacidad de existir en este tercer estado pueden ser conocidos como dispositivos "Trisistores semiconductores". Los controladores de salida de no-conducción se pueden desactivar y colocar en el estado de alta impedancia de tal forma que los dispositivos de no-conducción no interfieran con la salida del dispositivo de conducción. Porque este tercer estado se puede desear para el controlador 'de '· salida, también puede ser ventajoso tener un precontrolador que incluye las capacidades del trisistor semiconductor.

Hay necesidad de un dispositivo precontrolador BBM que provea buen control sobre las señales, para reducir asi la distorsión de los ciclos de servicio.

Además hay necesidad de un dispositivo precontrolador BBM que incluya capacidades de '· desplazamiento del nivel de voltaje. El desplazador de nivel podría permitir mas operaciones compatibles del precontrolador con dispositivos I/O que se pueden conducir por el controlador de salida que, a su vez, se conduce por el precontrolador.

Además hay necesidad de un dispositivo precontrolador BBM que incluya capacidades de trisistor semiconductor, que permite al precontrolador ser desactivado cuándo su dispositivo 1/0 correspondiente se conecta al mismo bus de datos como otros dispositivos 1/0.

SUMARIO DE LA INVENCIÓN La presente invención provee un precontrolador de interrupción antes encendido de tres estados para un controlador de salida que incluye capacidades de desplazamiento de nivel. En un aspecto de la presente ¦ invención se provee un circuito electrónico. El circuito incluye un controlador configurado para cambiar de una fuente de corriente y una corriente absorbida a una carga. El circuito también incluye un precontrolador que tiene un primer y un segundo inversor de conexión transversal receptivo a una señal de entrada. El primer inversor se configura para controlar el cambio de la fuente de corriente a la carga y el segundo inversor es configurado '' controlar la corriente absorbida a la carga. La conexión transversal entre el primer y el segundo inversor se configura de tal forma que el primer inversor retira la fuente de corriente de la carga antes de que el segundo inversor cambie la corriente absorbida a la carga en respuesta a una transición en la señal de entrada, y el segundo inversor retira la corriente absorbida de la carga antes de que el primer inversor cambie de la fuente de corriente a la carga en respuesta a una transición opuesta en la señal de entrada.

En otro aspecto de la presente invención se provee, un circuito electrónico. El circuito incluye un inversor de entrada, dos inversores de conexión transversal y dos memorias intermedias de salida. El inversor de entrada se configura para recibir una señal de entrada. Los dos inversores de conexión transversal incluyen un primer y un segundo NFET y un primer y un segundo PFET. El primer NFET del inversor de conexión transversal se configura para recibir la salida del inversor de entrada, y el segundo NFET del inversor de conexión transversal se configura para recibir la señal de entrada. La primera y segunda memorias intermedias de salida se configuran para recibir la primera y segunda salida de los dos inversores de conexión transversal. Los NFET de los inversores de conexión transversal son de mayor magnitud que los PFET de los inversores de conexión transversal. Los PFET de los inversores de conexión transversal pueden ser considerablemente iguales en tamaño. Los NFET y PFET de los inversores de conexión transversal son configurados al tamaño con respecto uno del otro de tal forma que se crea un retardo de interrupción antes de encendido entre una primera señal del precontrolador de salida en un primer nodo de salida del precontrolador y una segunda señal del precontrolador de salida en un segundo nodo de salida del precontrolador del inversor.

Cada uno de los inversores de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida se configuran al tamaño con respecto uno del otro de tal forma que el primer y el segundo retardo entre la señal de entrada y la señal de encendido del precontrolador en un limite de ascenso y descenso, respectivamente, son considerablemente iguales. Cada uno del inversor de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida son además configurados al tamaño con respecto uno de la otro de tal forma que el tercer y el cuarto retardo entre una señal de interrupción y una señal de encendido en un limite de ascenso y descenso, respectivamente, son considerablemente iguales. j El circuito puede incluir las capacidades de trisistor semiconductor en lo que respecta a dispositivos de trisistor semiconductor configurados para desactivar las señales de salida del primer y segundo nodo de salida del precontrolador. Estos dispositivos de trisistor semiconductor pueden ser compuertas lógicas, tal como una compuerta NAND y una compuerta ÑOR. Estos dispositivos de trisistor semiconductor pueden ser también un NFET y un PFET.

En este aspecto de la presente invención, un controlador de salida que incluye un NFET y un PFET se pueden acoplar a las salidas del precontrolador con el propósito de que se conduzca una carga capacitiva. Por lo tanto, el controlador de salida se configurado para recibir la primer y la segunda señal de salida del precontrolador. La primera y la segunda memoria intermedia de salida también se configuran a la medida para ser suficientemente de mayor magnitud para conducir la carga capacitiva.

En este aspecto de la presente invención, el circuito también se puede proveer para un desplazamiento de nivel que incluye un suministro de voltaje acoplado entre los PFET de los inversores de conexión transversal.

En otro aspecto de la presente invención, se describe un aparato precontrolador de interrupción antes de encendido. El aparato incluye un medio inversor para recibir una señal de entrada e invertir la señal de entrada. El aparato también incluye un medio inversor de conexión transversal para proveer un retardo de interrupción antes de encendido, en donde el medio inversor de conexión transversal se configura para recibir la salida del medio inversor, y el inversor de conexión transversal además se configura para recibir la señal de entrada. Finalmente, el aparato incluye un primer y un segundo medio de memoria intermedia de salida para recibir la primera y la segunda salida del medio inversor de conexión transversal. Estas memorias intermedias de salida proveen señales a los nodos de salida del precontrolador. El aparato también incluye un primer y un segundo medio trisistor semiconductor para desactivar las señales de salida del primero y segundo nodo de salida del precontrolador. El aparato incluye un medio de suministro de voltaje para proporcionar un voltaje más alto en los nodos de salida del precontrolador que un el voltaje de la señal de entrada.

Todavía en otro aspecto de la presente invención, se provee un método para crear un retardo de interrupción antes de encendido con una acción considerablemente igual en límites de ascenso y descenso. El método se practica con un circuito que tiene un inversor de entrada que se configura para recibir una señal de entrada, dos inversores de conexión transversal que incluyen un par de Los NFET y un par de PFET, y primeras y segundas memorias intermedias de salida.

El método incluye configurar al tamaño los NFET y PFET de los inversores de conexión transversal de tal forma que los NFET sean de mayor magnitud que los PFET de los . inversores de conexión transversal. El método además incluye configurar al tamaño el inversor de entrada, los inversores de conexión transversales y la primer y la segunda memoria intermedia de salida con respecto uno del otro de tal forma que el primer y el segundo retardo entre una señal de entrada y las señales de encendido del precontrolador en un limite de ascenso y descenso, respectivamente, sean considerablemente iguales. El método ·, además incluye configurar al tamaño el inversor de entrada, los inversores de conexión transversal y la primera y segunda memorias intermedias de salida con respecto uno del otro de tal forma que una amplitud y un retardo entre una señal de interrupción y una señal de encendido indican que el limite de ascenso es considerablemente igual a una amplitud y tiempo de retardo entre una señal de interrupción y una señal de encendido en el limite de un descenso. Finalmente, el método incluye configurar al tamaño el inversor de entrada, los inversores de conexión transversal y la primera y segunda memorias intermedias de 1 salida de acuerdo con las especificaciones para conducir una carga capacitiva.

Se entiende que otras modalidades de la presente invención serán fácilmente claras para aquellos expertos en la técnica con la siguiente descripción detallada, en donde se muestra y describe solamente las modalidades ejemplares de la invención a modo ilustrativo. Como se notará, los principios descritos en esta invención se pueden incluir en otras y diferentes modalidades y sus varios detalles tienen la capacidad de modificación en sus otros varios aspectos, todos sin desviarse del espíritu y alcance de la presente invención. Por lo tanto, la figuras y la descripción detallada es para ser tomados como ilustrativos en naturaleza y no como restrictivos.

BREVE DESCRIPCIÓN DE LAS FIGURAS Los aspectos de la presente invención son ilustrados por medio del ejemplo, y no en forma de limitación, en las figuras anexas en donde: La figura 1A es una diagrama de circuito eléctrico de un solo precontrolador de estado y un desplazador de nivel de conformidad con un aspecto de la presente invención.

La figura IB es una diagrama en forma de onda de señales de salida de precontrolador generadas por el circuito de la figura 1A.

La figura 1C es un diagrama de trayectoria eléctrica de señales de salida inter cupción y encendido para una señal de entrada lógica baja.

La figura ID es un diagrama de trayectoria eléctrica de señales de salzda de interrupción y encendidos para una señal de entrada lógica alta.

La figura 2 es un diagrama de circuito eléctrico de un precontrolador trisistor semiconductor y un desplazador de nivel de conformidad con un aspecto de la presente invención.

La figura 3 es un diagrama de circuito eléctrico de un circuito controlador de salida CMOS que se puede conducir por el precontrolador y el desplazador de nivel de la figura 2.

La figura 4 es un diagrama de circuito eléctrico de un precontrolador trisistor semiconductor y un desplazador de nivel de conformidad con otro aspecto de la presente invención.

DESCRIPCIÓN DETALLADA DE LA INVENCIÓN En la siguiente descripción detallada, se describe un precontrolador para conducir un controlador de salida. Mientras los aspectos y las modalidades de la presente invención pueden ser muy adecuados para utilizarse en conexión con un controlador de salida, aquellos expertos en la técnica apreciarán fácilmente que estos aspectos y modalidades puedan ser utilizados en otros dispositivos, que incluyen otros circuitos y aparatos. Por lo tanto, las referencias en esta descripción detallada de un precontrolador para un controlador de salida intentan solamente ilustrar las varias modalidades de la presente invención, con el conocimiento que los conceptos descritos en la misma tienen amplio rango de aplicaciones.

La descripción detallada expuesta a continuación con las figuras anexas se intenta como descripción de las modalidades ejemplares de la presente invención y no quiere representar únicamente las modalidades en las que la presente invención se puede practicar. El termino 5 "Ejemplar" que se utiliza durante toda esta descripción significa "Servir como un ejemplo, ejemplificar o explicar", y no necesariamente se debe interpretar como preferente o en ventaja sobre las otras modalidades. La descripción detallada incluye los detalles específicos para el propósito de proveer una minuciosa comprensión de la presente invención. Sin embargo, será evidente para aquellos expertos en la técnica que la presente invención se puede practicar sin estos detalles específicos. En algunos ejemplos, las estructuras y dispositivos bien conocidos se pueden mostrar en formato símbolo de electrónico para evitar oscurecer los aspectos y las modalidades de la presente invención.

Ahora con referencia a la figura 17A, lo ilustrado es un diagrama de un circuito eléctrico de un precontrolador y desplazador de nivel 10 para un controlador de salida de conformidad con un aspecto de la presente la invención. Se puede incluir dentro del circuito un inversor de entrada 20, dos inversores de conexión transversal 30 y memorias intermedias de salida 60, 70. Las memorias intermedias de salida 60, 70 incluyen inversores 62, 64-, 73. Cada inversor de circuito 10 se puede componer de un NFET y un PFET. 6 El tamaño de las compuertas de cada PFET y NFET en el circuito 10 ayuda en la acción de suministro de interrupción antes de encendido se expone con mayor detalle aqui mismo a continuación. El tamaño exacto de las compuertas PFET y NFET puede depender de las especificaciones I/O para el siguiente circuito controlador de salida, que incluye la carga capacitiva que se conduce por el circuito controlador de salida.

El precontrolador acepta la entrada de datos a través de la señal de entrada 15. El nodo de salida del precontrolador 40 y el nodo de salida 50 se puede utilizar para conducir el PFET (no mostrado) y el NFET (no mostrado) , respectivamente, del un controlador de salida siguiente. Donde el circuito precontrolador de la figura 1A se puede utilizar para precontrolar un controlador de salida, los nodos de salida del precontrolador 40, 50 se pueden conectar al par complementario de dispositivos PFET y NFET del controlador de salida, respectivamente.

Como generalmente bien conocido en la técnica, los circuitos de controlador de salida se pueden utilizar en circuitos digitales pare, proveer un medio para cambiar rápidamente de una carga de salida (es decir, un bus de datos) a un nivel más bajo (lógica "0") o un nivel más alto (lógica "1") . Cuando el circuito de controlador de salida se implementa en la tecnología de proceso de un transistor de efecto de campo (FET por sus siglas en inglés) , el controlador de salida comúnmente se puede constituir de un dispositivo transistor PFET de frenado y un dispositivo transistor NFET de empuje conectados en serie entre un primer suministro de energía con un potencial positivo VCC y un segundo suministro d.e energía con un potencial a tierra VSS. El punto de conexión de los dispositivos de frenado y de empuje se puede unir además a un nodo de salida. Tales conductores de salida son conocidos en la técnica, ün ejemplo de un circuito conductor de salida conocido se describirá en mayor detalle en relación con la figura 3 aquí mismo a continuación.

Con referencia todavía a la figura 1A, depende del estado de lógica de la señal de entrada de datos 15, ya sea el dispositivo transistor de empuje o de frenado del siguiente circuito controlador de salida puede estar apagado y el otro puede estar encendido.

En operación, una señal de entrada 15 viaja por dos trayectorias de datos distintas. En una primera trayectoria, la señal 15 viaja a través del inversor de entrada 20. En una segunda trayectoria, la señal 15 viaja directamente a través del NFET 80 del inversor de conexión transversal 30. 8 Como visión general breve de las salidas 40, 50 del circuito 10, cuando la señal de entrada 15 es alta, o de lógica 1, una señal de encendido puede ser salida 40 en el nodo de salida del precontrolador 40. La señal de interrupción correspondiente puede ser salida en el nodo de salida 50. Cuando la señal de entrada es lógica cero, la señal de encendido puede ser salida en el nodo de salida del precontrolador 50, mientras que la señal de interrupción se puede producir en el nodo de salida del precontrolador 40. La operación del circuito 10 y sus ciclos de servicio se describirá en. mayor detalle aquí mismo a continuación.

En una descripción más detallada de la operación, se asumirá primero una señal de entrada de lógica 15, luego una señal de entrada de lógica cero 15.

Ahora, asumiendo que la señal de entrada 15 es lógica uno, el inversor de entrada 20 recibe esta señal de lógica alta 15 en su entrada. La salida del inversor de entrada 20 es de lógica cero, la entrada complementaria de señal de entrada 15. Esta entrada complementaria, de lógica cero, se puede aplicar al NFET 85. El NFET 85 puede ser un transistor de efecto de campo de canal-n (NFET) con una compuerta de fuente y fuga de energía, como se sabe en la técnica. También se sabe que los NFET requieren un voltaje aplicado positivo a la compuerta y la fuga (con respecto a la fuente) para que la corriente fluya de la fuga a la fuente (a veces es referida como una corriente de fuga positiva) . Aquí, se aplicó una señal de lógica cero a la compuerta de NFET 85, y por lo tanto, no se aplicó ningún voltaje positivo a la compuerta. Por lo tanto, el NFET 85 se puede apagar y el circuito es abierto.

En la segunda trayectoria de datos, la señal de entrad de lógica uno 15 no-inversa se puede aplicar a la compuerta de NFET 80. Esta señal de lógica uno enciende el NFET 80, causando de ese modo que la corriente fluya de la fuga a la fuente. Cuando el NFET 80 está encendido, baja el nodo NI a cero. Como se describió previamente, el circuito 10 incluye dos inversores de conexión transversal. El primer inversor de conexión transversal puede estar comprendido por NFET 80 y PFET 95. Una vez que el nodo NI va a cero, el PFET 95 se enciende. Este resultado es debido a la conexión transversal de la compuerta del PFET 95 al NFET 80 vía el nodo NI. El segundo inversor de conexión transversal puede estar comprendido del NFET 85 y del PFET 90, que se puede acoplar via el nodo N2.

En esta modalidad, los nodos NI y N2 operan a un voltaje más alto que el voltaje de la señal de entrada 15. Sin embargo, se debe entender que el circuito 10 podría operar como un precontrolador BBM sin este voltaje más alto. Se puede proveer un voltaje más alto para proporcionar capacidades de desplazamiento de nivel al circuito 10. De esta manera, el circuito provee tanto la acción de BBM como el desplazamiento de nivelen una sola etapa. En esta modalidad, se aplica un suministro de voltaje VDDPX a las fuentes de PFET 90, 95. Este voltaje puede ser más alto que el voltaje de la señal de entrada 15, y se puede ser suministrado no sólo a los PFET 90, 95, sino también las etapas subsiguientes. Las etapas de las memorias intermedias de salida 60, 70 pueden también estar sujetas a este voltaje más alto.

El voltaje suministrado a los PFET 90, 95 puede depender en gran parte de las especificaciones para el dispositivo I/O en última instancia conducido por el controlador de salida que es, a su vez, conducido por el precontrolador 10. Los dispositivos 1/0 generalmente operan a mayores voltajes que el resto de la pastilla "chip". Por lo tanto, se puede desear cambiar la salida de nivel de voltaje del dispositivo de precontrolador y la entrada al dispositivo I/O. El circuito de la presente invención ofrece esta capacidad a través de un voltaje diferente proporcionado a los PFET y sus etapas subsiguientes. Este voltaje más alto de las etapas posteriores del precontrolador 10 se puede aplicar a las entradas del controlador de salida. Por lo tanto, el controlador de salida puede operar en el mismo nivel de voltaje que el dispositivo 1/0 correspondiente.

Los dos inversores de conexión transversal 30 tienen dos salidas, cada salida provee una trayectoria de datos distinta. Una primera trayectoria de salida conduce nodo de salida del precontrolador 50, transmitiendo una señal de interrupción con una señal de entrada de lógica uno, y una segunda trayectoria de salida conduce a un nodo de salida del precontrolador 40, transmitiendo una señal de encendido. Antes de llegar a los nodos de salida del precontrolador 40, 50, se pueden recibir las salidas del inversor de conexión transversal de las memorias intermedias de salida 60, 70, que almacenan en memoria intermedia de encendido y las señales de interrupción antes de ingresar las señales en un siguiente circuito controlador de salida.

Las memorias intermedias de salida 60, 70 pueden estar compuestas de uno o más inversores. El inversor 62 de memoria intermedia de salida 60 capta la señal de lógica alta que se emitió en el nodo N2. Por lo tanto, el inversor de salida 62 puede ser de lógica cero. Esta lógica baja se puede ingresar inversor 64, y emitir la salida a un nivel de lógica alta. El nodo de salida 40 capta esta señal de lógica alta. Esta señal de lógica alta se puede enviar al NFET (no mostrado) de un circuito controlador de salida siguiente. Por consiguiente, el NFET del siguiente controlador de salida será encendido.

El inversor de salida 73 de la memoria intermedia de salida 70 recibe la señal de lógica baja que se emitió en el nodo Ni y lo invierte a una señal de lógica alta, proveyendo así una lógica alta que envía señales al PFET (no mostrado) del siguiente circuito controlador de salida. Por consiguiente el PFET del siguiente controlador de salida será apagado. Por lo tanto, en la señal de entrada 15 de lógica alta, se emitió una señal de encendido al nodo de salida 40, mientras que una señal de interrupción se emitió al nodo de salida 50.

Refiriéndose todavía a la figura 1A, suponiendo que la señal de entrada 15 cambió a lógica cero en la entrada a NFET 80, se invertirán las señales de encendido y de interrupción. Esta señal de lógica baja apagara el NFET 80. En la trayectoria de datos alternativa al inversor de entrada 20, la señal de lógica cero como entrada resultaría en una señal de lógica alta en la salida. Esta señal de lógica alta puede ingresar al NFET 85, encendiendo el NFET 85.

Debido a que el PFET 95 estaba en su estado conductor, el N2 puede estar en nivel de lógica uno alto. El cambio de la señal de entrada 15 a lógica cero no afecta al nodo NI inmediatamente debido a un retardo entre la descarga del nodo N2 y la carga del nodo NI. Este retardo se puede incrementar o reducir cambiando los tamaños de NFET 80, 85 y los PFET 90, 95. Debido a que el nodo N2 se puede afectar ya sea por el PEFT 95 como por el NFET 85, el NFET 85 debe ser más grande que el tamaño del PEFT 95 para atraer el nodo N2 a cero. El NFET 80 también debe ser más grande que el PFET 90 para atraer el nodo NI a cero. El tamaño de los inversores 20, 62, 64, 73 también ayuda a proveer los ciclos de servicio considerablemente iguales en la acción del BBM como se estipula con mayor detalle aquí mismo a continuación. Incluso antes de que el NFET 85 atraiga al nodo N2 a cero, se empieza a encender el PFET 90 cuando el voltaje en N2 cae debajo del voltaje de umbral de compuerta. En cuanto el PFET 90 se enciende, el nodo NI puede empezar a atraer a la lógica uno y apagar el PFET 90.

El inversor 62 de memoria intermedia de salida 60 capta la señal de lógica baja que fue emitida en el nodo N2. Por lo tanto, la salida del inversor 62 puede ser lógica uno. Esta lógica alta se puede ingresar al inversor 64, y emitir a un nivel de lógica baja. El nodo de salida 40 capta esta señal de lógica baja. Esta señal de lógica baja se puede enviar al NFET (no mostrado) del siguiente circuito controlador de salida. Por consiguiente, el siguiente NFET controlador de salida será apagado.

El inversor 73 de la de memoria intermedia de salida 70 recibe la señal de lógica alta que fue emitida en el nodo NI y lo invierte a una señal de lógica baja. Esta señal de lógica baja se aplica al PFET (no mostrado) de un controlador de salida siguiente, para encender el PFET, suministrando por lo tanto, una señal de encendido. Por lo tanto, en la señal de entrada 15 de lógica baja, una señal de interrupción se puede suministrar al nodo de salida 40, mientras que una señal de encendido se puede proveer nodo de salida 50. Se debe notar también que la presente invención da flexibilidad en el número de etapas de memoria intermedia de salida que se pueden incluir en el precontrolador . Las etapas adicionales almacenadas en memoria intermedia se pueden utilizar después de las memorias intermedias de salida 60, 70 y antes de las salidas 40, 50. Donde las versiones invertidas de la salidas 40, 50 se puede utilizar, y el PFET (no mostrado) del siguiente controlador de salida se puede conectar indistintamente al nodo de salida 40 mientras que el NFET (no mostrado) del siguiente controlador de salida se puede conectar al nodo de salida 50. Para compensar la inversión, se podria agregar otro inversor en la trayectoria de señal, por ejemplo, antes o en la entrada inicial del precontrolador 10.

Refiriéndose ahora a la figura IB, se muestra un diagrama de forma de onda 200 de las salidas del precontrolador 202 como función de tiempo. También se ilustran las entradas del precontrolador 203 como una función de tiempo. Los salidas 202 escasamente siguen a las entradas 203. Esta forma de onda 202 se puede emitir por el ·. precontrolador BBM y el desplazador de nivel de la figura LA, y más particularmente, las señales se pueden emitir a los nodos de salida del precontrolador 40, 50.

El precontrolador que se describe en la presente invención puede ser conocido como un precontrolador BBM porque las señales de interrupción son diseñadas para preceder las señales encendido en los limites de ascenso y descenso de la señal de entrada 203. Como se ilustra, en un limite en aumento, la señal de interrupción 210 se puede emitir a un primer nodo de salida del precontrolador (la figura 1A, 50) cuando una señal de entrada 203 de lógica es uno. La señal de encendido 220 se puede emitir a un segundo nodo de salida del precontrolador (la figura 1A, 40) cuando la señal de entrada 203 es lógica uno. El retardo entre la señal de entrada y la señal de encendido 220 se puede ilustrar por el intervalo en 215. Igualmente, en un limite de descenso, cuando la señal de entrada cae a lógica baja cero, la señal de encendido 230 se puede emitir a un primer nodo de precontrolador (la figura 1?, 50) mientras la señal de interrupción 240 se puede emitir a un segundo nodo de salida (la figura 1A, 40) . El retardo entre la señal de entrada y la señal de encendido 240 se puede ilustrar por el intervalo en 235.

Las señales de encendido 220, 240 crean ciclos de servicio que se pueden emitir a un siguiente controlador de salida. Cuando una señal de; encendido es enviada al PFET, el siguiente controlador de salida puede suministrar una ·. corriente absorbida para la carga. Cuando una señal de encendido es enviada al NFET, el siguiente controlador de salida puede proveer una fuente de corriente a la carga. Las salidas en cada nodo de salida del precontrolador deben tener ciclos de servicio considerablemente iguales.

Los retardos considerablemente iguales 215, 235 entre la señal de entrada y la señal de encendido 220, 240 mantienen un buen ciclo de servicio para el precontrolador. Este retardo considerablemente igual se puede crear por medio de la configuración adecuada de los inversores del circuito. La amplitud y el retardo de tiempo de la acción de BBM también pueden ser considerablemente iguales como se ilustran por el patrón de ajuste de convergencia transversal 250, 260. En otras palabras, la acción de interrupción antes de encendido en el limite de aumento en 250 debe ser considerablemente igual para la acción de interrupción antes de encendido en el descenso en 260.

Con referencia ahora a la figura 1C, el tamaño de los PFET y los NFET del precontrolador pueden depender no . solamente de las especificaciones de voltaje para controladores relacionados y dispositivos I/O, pero también puede depender de la carga capacitiva conducida por el siguiente circuito conductor de salida. Lo que se ilustra en la figura 1C es una diagrama de trayectoria de interrupción 510 y trayectoria de encendido 535. Una vez que las cargas capacitivas se conocen en las salidas 540, 550, se puede determinar el tamaño de los NFET 580, 585, .. los PFET 590, 595 y los inversores 520, 562, 564, 573. La carga mas reciente conducida por la señal de salida en el nodo de salida del precontrolador 550 puede ser típicamente dos veces la carga mas reciente conducida por la señal en 540. El retardo creado por los tamaños de los inversores 520, 562, 564, 573 así como los elementos del inversor de conexión transversal 530 se puede utilizar como modelo por un circuito RC. La resistencia (R) es igual a la « resistencia del transistor el estado "encendido", y la capacitancia (C) es igual a la carga capacitiva en la salida. El retardo es proporcional a la constante de tiempo de RC, t=RC. Una R de mayor magnitud representa un retardo más largo, mientras que un C de mayor magnitud también representa un retardo más largo.

En la modalidad ilustrada, el inversor de entrada 20 incluye un PFET que tiene una proporción anchura-a- longitud (W/L por sus siglas en inglés) de 0.8/.13 y un NFET tiene una proporción W/L de .4/.13. El inversor 62 de la memoria intermedia de salida 60 incluye un PFET que tiene una proporción W/L de 3/.3 y un NFET que tiene una ·. proporción W/L de 1/.3. El inversor 64 de la memoria intermedia de salida 60 incluye un PFET que tiene una proporción W/L de 12/.3 y un NFET que tiene una proporción W/L de 4/.3. El inversor 73 de la memoria intermedia de salida 70 incluye un PFET que tiene una proporción W/L de 3/.3 y un NFET que tiene una proporción W/L de 1/.3.

Dentro de los inversores de conexión transversal, el NFET 80 tiene una proporción W/L de 3/.3, mientras que el NFET 85 tiene una proporción W/L de 5/.3. El PFET 90 tiene una proporción W/L de 1.4/.3, y el PEFT 95 tiene una proporción W/L de 1.4/.3. Las medidas anteriores son dadas en micro-metros y se refieren a la proporción W/L de las compuertas de los PFET y los NFET correspondientes.

En este ejemplo de tamaños, los PFET 590, 595 son del mismo tamaño, por lo tanto crean retardos considerablemente iguales entre las señales de entrada y de encendido, mientras crean también la acción la interrupción antes de encendido considerablemente igual. Sin embargo, se debe entender que el tamaño de los PFET 590, 595 puede cambiar que en relación al tamaño del inversor de entrada 1 520, los dos inversores de conexión transversal 530 y los inversores 562, 564, 573.

Este diagrama ilustra las trayectorias de datos cuando el NFET 580 está apagado. Cuando el NFET 580 está apagado, los datos de señal de entrada 515 se pueden suministrar a las trayectorias 503, 505. Debido a que el NFET 580 está apagado, puede ser no-conductivo y puede no suministrar una trayectoria de salida para la señal de entrada 515 más allá de la trayectoria 505. Sin embargo, debido a que el NFET 585 está encendido, se pueden suministrar señales a las trayectorias de salida 510, 535 a tal vez. Para la trayectoria 510, la señal de interrupción se puede suministrada de salida 540. Para la trayectoria 535, la señal de encendido se puede proporcionar a al salida 550. Sucede un retardo BBM entre los nodos N3 y 4 debido a los inversores de conexión transversal 530.

La señal en cada una de las salidas 540, 550 se puede utilizar para conducir un controlador de salida siguiente. Si se utilizara una sola señal de salida del 0 precontrolador para conducir una la salida, pueden suceder asuntos relacionados con la "Corriente de palanca". Una corriente de palanca puede ser una corriente de cortocircuito causada tanto por el controlador de frenado del. controlador de salida como por el controlador de empuje del controlador de salida están sucediendo simultáneamente. Esto ocurre porque cuando los precontroladores son de un tamaño intencionadamente para encender los controladores de empuje o de frenado tan rápido como sea posible, puede haber un periodo de tiempo cuándo controlador contrario todavía está encendido debido a la incapacidad del precontrolador para cambiar al controlador contrario a un estado de apagado. La corriente de palanca resultante puede ser realmente análoga para un cortocircuito de la potencia a la tierra a través de transistores de salida simultáneamente "encendidos". Algunos efectos perjudiciales de tal corriente de palanca que disminuye la eficiencia de potencia, incluyendo por motivo de que el consumo de energía se puede incrementar para dispositivos activos. Los retardos BBM pueden ayudar a reducir o eliminar la corriente de palanca.

En este ejemplo, debido al estado de la señal de entrada y los transistores de encendido resultantes, el retardo BBM se puede atribuir PFET 590 encendido de los inversores de conexión transversal 530. Aquí, el tamaño de los PFET 590 determina el retardo creado entre los nodos N3 y N4. El PFET 590 debe ser configurado al tamaño con el propósito de que el retardo de propagación de la señal en la trayectoria 535 del nodo N3 al nodo de salida 550 puede ser más o menos del mismo retardo de propagación que el del nodo de N4 al nodo de salida 540 en la trayectoria 510. En tanto se reduce el tamaño del PFET 590, el retardo a lo largo de la trayectoria 535 se puede aumentar a la salida 550. Debido a que una señal se conduce a la salida a lo largo de la trayectoria 535 a través del inversor 573 550, el inversor 573 debe ser suficientemente extenso para conducir la carga a la salida 550. Una segunda señal provee la trayectoria 510, la cual viaja a través de los inversores 562, 564 a la salida 540. Por lo tanto, los inversores 562, 564 deben ser lo suficientemente extensos para conducir la carga a la salida 540.

Con referencia ahora a la figura ID, lo que se ilustra es un diagrama de trayectorias de encendido 610, 630 y las trayectorias de interrupción 600, 620 cuando el , NFET 680 está encendido. Cuando el nodo NI baja a cero, dispara una trayectoria de interrupción 620. En muchos casos, es deseable que el retardo que ocurre entre el limite de aumento y descenso de las señales de salida del precontrolador . Por lo tanto, un retardo se puede atribuir al PFET 690 y al inversor 673 lo que es lo mismo que el retardo entre los inversores 662, 664. El tamaño de los inversores 662, 664, 673 puede crear este retardo. En este caso debe existir diferente tamaño entre el PFET 690 y 695.

Otra forma de crear considerablemente el mismo retardo entre los limites de ascenso y descenso de la señal de salida es configurar principalmente el tamaño de los inversores 620, 662, 664, 6"'3.

Con referencia ahora a la figura 2, lo ilustrado es otra modalidad de un precontrolador BBM y de un desplazador de nivel 100. Esta modalidad incluye todas las características de la figura 1A, pero también incluye las capacidades de trisistor seraiconductor. Estos elementos son una señal de entrada 115, un inversor de entrada 120, dos inversores de conexión transversal 130 y las memorias ·¦ intermedias de salida 160, 170. Los dos inversores de conexión transversal incluyen los NFET 180, 190y los PFET 185, 195. Las memorias intermedias de salida 160, 170 incluyen inversores 162, 164, 173. Las capacidades de trisistor semiconductor se pueden proporcionar esencialmente por la compuerta NAND 192 y la compuerta ÑOR 197. En esta modalidad, el nodo de salida 40 recibe la salida de la compuerta NAND 192. Esta compuerta de salida NAND será entonces acoplada al PFET de un controlador de salida siguiente. El nodo de salida 150 recibe la salida de la compuerta ÑOR 197, que se acopla al NFET del controlador de salida siguiente.

Las capacidades de trisistor semiconductor se pueden suministrar al circuito 100 al permitir señales en las entradas 193, 198 a la compuerta NAND 192, y a la. compuerta ÑOR 197, respectivamente. Éste permitir de señales se puede utilizar para forzar las salidas de las compuertas 192, 197 a un estado de tal forma que ambos transistores de un controlador de salida siguiente se puede apagar, a pesar de la entrada 191 a la compuerta NAND 192 y la entrada 196 a la compuerta ÑOR 197. Por lo tanto, ambos conducen señales a un PFET (no mostrado) y a un NFET (no mostrado) del circuito controlador de salida siguiente que puede ser inactivado y estos nodos de salida 140, 150 pueden permanecer en un estado de impedancia alto.

Con referencia ahora a la figura 3, lo ilustrado es una diagrama de circuito eléctrico de un circuito controlador CMOS 300 de, el cual se puede utilizar con el •precontrolador y el desplazador de nivel de la figura 2. Si se utiliza con el circuito de la figura 2, la entrada 310 se puede conectar al primer nodo de salida del precontrolador y la entrada 320 al segundo nodo de salida del precontrolador. Un PFET 340 y el NFET complementario conducen al nodo accesible 350. Cuando se recibe una señal de encendido en el nodo de entrada 320, el controlador de salida 300 descarga la carga de capacitiva por medio del nodo accesible 350. Cuando se recibe una señal de encendido en el nodo de entrada 310, el controlador de salida 300 carga la carga 1capacitiva por medio del nodo accesible 350.

El circuito conductor 300 se puede colocar en la misma pastilla semiconductora y en proximidad a cualquiera de las modalidades de precontrolador descritas aquí mismo. El nodo accesible 350 puede ser una conexión I/O con la pastilla, tal como una conexión unida por alambre segmento de conexión. Aunque se muestra un solo circuito conductor de salida en la figura 3, se debe entender que un dispositivo I/O como un controlador de salida puede estar conectado con un bus de datos que incluye un número de conductores de salida distintos.

Con referencia ahora a la figura 4, lo ilustrado es todavía otra modalidad de un precontrolador BBM y un desplazador de nivel 400 con capacidades de trisistor semiconductor. En esta modalidad, los NFET 493, 498 y los PFET 492, 497 se pueden utilizar para proveer las capacidades de trisistor semiconductor en lugar de la modalidad de la compuerta NAND/compuerta ÑOR de la figura 2. Durante la operación recjular (en=l) , los NFET 492, 492 están inactivos, mientras que los PFET 493, 498 están activos. El precontrolador de trisistor semiconductor y el desplazador de nivel 400 incluye un inversor de entrada 420, inversores de conexión transversal 430, y memorias intermedias de salida 460, 470.

En operación, en una primera trayectoria, una señal de entrada 415 se dirige a través del inversor de entrada 420 mientras que la segunda trayectoria se dirige al NFET 480 del inversor de conexión transversal 430. Como las modalidades precedentes,- la trayectoria a través de las cuales se proveen señales de interrupción y encendido depende de la señal de entrada 415 al precontrolador y al desplazador de nivel. Cuando la señal de entrada 415 es de lógica alta uno, una señal de interrupción es emitida en el nodo de salida del precontrolador 450, y una señal de salida es emitida en el nodo de salida del precontrolador 440. Cuando la señal de entrada es de lógica cero, una señal de encendido es emitida en el nodo de salida del precontrolador 440, y una señal de interrupción es emitida en el nodo de salida del precontrolador 450.

En operación, el circuito 400 opera de forma semejante a los circuitos de las figuras 1? y 2. Ahora, suponiendo que la señal de entrada 415 es lógica uno, el inversor de entrada 420 recibe esta señal de lógica alta 415 en su entrada. La salida del inversor de entrada 420 puede ser de lógica cero, la entrada complementaria de la señal · de entrada 415. Esta entrada complementaria, de lógica cero, se puede aplicar al NFET 485. Por lo tanto, el NFET 485 se puede apagar y el circuito es abierto.

En la segunda trayectoria de datos, la señal de entrada de lógica uno no invertida 415 se puede aplicar a la compuerta NFET 480. Esta señal de lógica uno enciende el NFET 480, causando asi que la corriente fluya de la fuga ala fuente. Cuando el NFET 480 es encendido, baja el nodo N5 a cero. Una vez que el NFET 492 está inactivo (en=l) , el inversor 470 que comprende la memoria intermedia de salida al nodo 450, capta la señal de lógica baja que fue emitida en el nodo N5, y lo invierte a una señal de lógica alta. La salida de lógica alta en el nodo 450 conduciría al PFET de un controlador de salida siguiente, a apagar este PFET.

Como en las modalidades precedentes, el circuito 400 incluye dos inversores de conexión transversal 430, El primera inversor de conexión transversal puede estar comprendido del NFET 480 y el PFET 495. Una vez que el nodo N5 va a cero, se enciende el PEFT 495. Este resultado es debido a la conexión transversal de la compuerta del PEFT 495 al NFET 480 vía nodo N5. El segundo inversor de conexión transversal puede estar comprendido del NEFT 485 y del PEFT 490, que se puede acoplar vía nodo N6.

Los dos inversores de conexión transversal 430 ¦ juntos tienen dos salidas, cada salida provee una trayectoria de datos distinta. Antes de llegar a los' nodos de salida del precontrolador 440, 450, las salidas del inversor de conexión transversal se pueden recibir por las memorias intermedias de salida 460, 470, las cuales almacenan en memoria intermedia las señales de encendido y de interrupción antes de introducir estas señales en el circuito controlador de salida siguiente.

El NFET 485 es apagado, resultando en una señal de lógica alta al nodo N6. Esta salida se puede aplicar al inversor 462 porque el NFET 497 está inactivo durante la operación regular. El inversor 462 por lo tanto emite una señal de lógica baja que se aplica al inversor 464. El inversor 464 entonces emite una señal de lógica alta. Esta señal de lógica alta se aplica al nodo de salida 440. De allí en adelante, la señal de lógica alta se aplica al NFET (no mostrado) de un circuito controlador de salida siguiente. Por consiguiente, el NFET del controlador de salida siguiente será encendido.

Por lo tanto, en la señal de entrada 415 la lógica alta, se provee una señal de encendido al nodo de salida 440, mientras que se provee una señal de interrupción al nodo de salida 550.

• Todavía con referencia a la figura 4, suponiendo que la señal de entrada 415 cambió a lógica cero en la entrada al NFET 480, las señales de interrupción y encendido se invertirán. Esta señal de lógica baja apagará el NFET 480. En la trayectoria de datos alterna al inversor de entrada 420, la señal de lógica baja cero como entrada resultará en una señal de lógica alta uno en la salida. Esta señal de lógica alta se puede ingresar al NEFT 485, encendiendo el NFET 485.

Debido a que el PEFT 495 estaba en su estado conductor, el N6 puede estar inicialmente en nivel de lógica alta uno. El cambio de señal de entrada 415 a lógica cero no afecta inmediatamente al nodo N5 debido a un retardo entre la descarga del nodo N6 y la carga del nodo N5. Esta retardo se puede aumentar o reducir al cambiando el tamaño de los NFET 480, 485 y los PFET 490, 495. Debido a que el nodo N6 se puede afectar ya sea por el PEFT 495 como por el NEFT 485, el NEFT 485 debe ser de mayor que el tamaño del PEFT 495 para bajar el nodo N6 a cero. El NFET 480 también debe ser mayor que el PEFT 490 para bajar el nodo N5 a cero. El tamaño de los inversores 420, 462, 464, 470 también ayuda a proveer los ciclos de servicio considerablemente iguales en la acción de BBM. Incluso antes de que el NFET 485 baje al nodo N6 a cero, empieza a encender el PEFT 490 cuándo el voltaje en N6 cae por debajo del umbral del voltaje de la compuerta. Una vez que el PEFT 490 está encendido, nodo N5 puede empezar a elevar la lógica uno y apaga el PEFT 490.

El inversor 462 de la memoria intermedia de salida 460 capta la señal de lógica baja que fue emitida en el nodo N6. Por lo tanto, la salida del inversor 462 puede ser lógica uno. Esta lógica alta se puede introducir ai inversor 464, y emitir un nivel de lógica baja. El nodo de salida 450 capta esta señal de lógica baja. Esta señal de lógica baja se puede enviar al PFET (no mostrado) de un circuito controlador de salida siguiente. Por consiguiente, el PFET del controlador de salida siguiente será encendido.

El inversor 470 recibe la señal de lógica alta que fue emitida en el nodo M5 y lo invierte a una señal de lógica baja. Por lo tanto, en una señal de entrada 415 de lógica baja, se puede proveer de encendido al nodo de salida 450, mientras que se puede pioveer una señal de interrupción al nodo de salida 440.

En la operación del trisistor semiconductor, se aplican señales de activación a las compuertas de PFET 493, 498 y NFET 492, 497. Cuándo se aplica una señal de activación de lógica uno al NFET 492, la salida al inversor 470 siempre será de cero, lo que resulta en un salida de uno a nodo 450, deshabilitando el PFET del controlador de

Claims (27)

NOVEDAD DE LA INVENCION Habiéndose descrito el presente considera como una novedad, y por lo reclama como prioridad en las siguientes REIVINDICACIONES

1.- Un circuito conductor, que comprende: un conductor que se configura para cambiar de una fuente de corriente y una corriente absorbida a una carga; y un precontrolador que tiene un primer y un segundo inversor de conexión transversal sensible a una señal de entrada, el pirmer inversor se configure para cambiar de la fuente de corriente a la carga y el segundo inversor se configure para cambiar de la corriente absorbida a la carga, en donde la conexión transversal del primer y inversor se configure de tal forma que el primer inversor retira la fuente de corriente de la carga antes de que el segundo inversor cambia la corriente absorbida en respuesta a una transición en la señal de entrada, y el segundo inverso retira la corriente absorbida de la carga antes de que el primer inversor cambie la fuente de corriente a la carga en respuesta a una transición opuesta en la señal de entrada.

2. - El circuito conductor de conformidad con la reivindicación 1, caracterizado porque cada uno de los inversores comprende un par de transistores conectados en serie .

3. - El circuito conductor de conformidad con la reivindicación 2, caracterizado porque cada uno de los transistores comprende un transistor de efecto de campo (FET) .

4. - El circuito conductor de conformidad con la reivindicación, caracterizado porque cada uno de los inversores comprende un FET de canal-p (PFET) que tiene un fuga y un FET de canal-n (NFET) que tiene un fuga conectada a la fuga del PFET.

5. - El circuito conductor de conformidad con la reivindicación 4, caracterizado porque para cada uno de los inversores, el NFET comprende una compuerta sensible a la señal de entrada, y el PFET comprende una compuerta acoplada a la fuga del PFET en el otro inversor.

6. - El circuito conductor de conformidad con la reivindicación 5, caracterizado porque para cada uno de los inversores, el NFET es mayor que el PFET.

7. - El circuito conductor de conformidad con la reivindicación 5, caracterizado porque el NFET en el primer inversor es considerablemen'ce del mismo tamaño que el NFET en el segundo inversor, y en donde el PFET en el primer inversor es considerablemente del mismo tamaño que el PFET en el segundo inversor.

8. - El circuito conductor de conformidad con la reivindicación 1, que además comprende una fuente de voltaje acoplada con los inversores, la fuente de voltaje provee el desplazamiento de nivel en una salida de cada inversor en respuesta a la señal de entrada.

9. - El circuito conductor de conformidad con la reivindicación 1, caracterizado porque los inversores son además configurados para retirar tanto la fuente de corriente como la corriente absorbida de la carga simultáneamente a que permite la operación de trisistor semiconductor del controlador.

10. - Un circuito de conductor, que comprende: un inversor de entrada configurado para recibir una señal de entrada; dos inversores de conexión transversal que incluyen un primer y un segundo NFET y un primero y un segundo PFET, en donde el primer NFET se configura para recibir la salida del inversor de entrada, y en donde el segundo NFET se configura para recibir la señal de entrada; las primeras y segundas memorias intermedias de salida se configuran para recibir la primera y segunda salidas de los dos inversores de conexión transversal ; y en donde los NFET del inversor de conexión transversal es de mayor magnitud que los PFET de los inversores de conexión transversal, dichos NFET y PFET se configuran al tamaño con respecto una de la otra de tal forma que un retardo de interrupción antes de encendido se crea entre una primera señal de salida del precontrolador en un primer nodo de salida del precontrolador y una segunda señal de de salida del precontrolador en un segundo nodo de salida del precontrolador,

11.- El circuito conductor de conformidad con la reivindicación 10, caracterizado porque cada uno de los inversores de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida se configuran al tamaño con respecto una de la otra de tal forma que el primer y el segundo retardo entre la señal de entrada y las señales de encendido del precontrolador en un limite de ascenso y descenso, respectivamente, son considerablemente iguales; y en donde cada uno de los inversores de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida son además configuradas al tamaño con respecto una de la otra de tal forma que el tercer y el cuarto retardo entre una señal de interrupción y una señal de encendido en un limite de ascenso y descenso, respectivamente, es considerablemente igual.

12. - El circuito conductor de conformidad con la reivindicación 10, caracterizado porque los PFET de los inversores de conexión transversal son considerablemente iguales en el tamaño.

13. - El circuito conductor de conformidad con la reivindicación 10, además comprende: primeros y segundos dispositivos de trisistor semiconductor que se configuran para desactivar las señales de salida del primer y segundo nodos de salida del precontrolador.

14. - El circuito conductor de conformidad con la reivindicación 13, caracterizado porque cada dispositivo trisistor semiconductor es una compuerta lógica, y en done cada compuerta lógica incluye una primer entrada que se configura para recibir una señal de salida del precontrolador, cada compuerta lógica además se configura para recibir una señal de desactivación.

15. - El circuito conductor de conformidad con la reivindicación 14, caracterizado porque el primer dispositivo de trisistor semiconductor es una compuerta NAND y el segundo dispositivo de trisistor semiconductor es una compuerta OR.

16.- El circuito conductor de conformidad con la reivindicación 13, caracterizado porque el primer dispositivo de trisistor semiconductor es un NFET y el segundo dispositivo, de trisistor semiconductor es un PFET.

17.- El circuito conductor de conformidad con la reivindicación 10, que además comprende: un dispositivo conductor de salida que se configura para recibir la primera y la segunda señal de salida del precontrolador, el dispositivo conductor de salida además se configura para conducir una carga capacitiva.

18. - El circuito conductor de conformidad con la reivindicación 17, caracterizado porque cada uno de los inversores de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida se configuran al tamaño para que sean suficientemente de mayor magnitud para conducir la carga capacitiva .

19. - El circuito conductor de conformidad con la reivindicación 17, caracterizado porque el dispositivo conductor de salida incluye un dispositivo NFET y un dispositivo PFET,

20. - El circuito conductor de conformidad con la reivindicación 10, caracterizado porque la señal de entrada tiene un voltaje de entrada, y el precontrolador además comprende: un suministro de voltaje que se configura para suministrar, un voltaje más alto, en dichos nodos de salida del precontrolador, que dicho voltaje de entrada.

21. - El circuito conductor de conformidad con la reivindicación 20, caracterizado porque el suministro de voltaje es acoplado entre los primeros y los segundos PFET del inversor de conexión transversal.

22. - El circuito conductor de conformidad con la reivindicación 1, caracterizado porque las memorias intermedias de salida incluyen uno o más inversores.

23. - Un precontrolador de interrupción antes de encendido, que comprende: medios inversores para recibir una señal de entrada e invertir dichas señales de entrada; medios inversores de conexión transversal para proveer un retardo de interrupción antes de encendido, en donde los medios inversores de conexión transversal se configura para recibir la salida de los medios inversores, y los medios inversores de conexión transversal además se configuran para recibir la señal de entrada; y los medios de la primera y segunda memorias intermedias de salida para recibir la primera y segunda salida de los medios inversores de conexión transversal.

24. - El precontrolador de conformidad con la reivindicación 22, además comprende: primeros y segundos medios de trisistor semiconductor para desactivar las señales de salida de los primeros y segundos nodos de salida del precontrolador.

25. - El precontrolador de conformidad con la reivindicación 22, además comprende: medios de suministro de voltaje para suministrar un voltaje más alto en los nodos de salida del precontrolador que un voltaje de la señal de entrada.

26. - En un circuito que tiene un inversor de entrada que se configura para recibir una señal de entrada, dos inversores de conexión transversal que incluye un par de NFET y un par de PFET, y primeras y segundas memorias intermedias de salida, un método de configuración del tamaño para crear un retardo de interrupción antes de encendido con una acción considerablemente igual en los limites de ascenso y descenso, el método comprende: configurar al tamaño los NFET y los PFET de los inversores de conexión transversal de tal forma que los NFET sean de mayor magnitud que los PFET de los inversores de conexión transversal, configurar al tamaño el inversor de entrada, los inversores de conexión transversales y la primer y la segunda memoria intermedia de salida con respecto uno del otro de tal forma que el primer y el segundo retardo entre una señal de entrada y las señales de encendido del precontrolador en un limite de ascenso y descenso, respectivamente, son considerablemente iguales; y configurar al tamaño el inversor de entrada, los inversores de conexión transversal y la primer y la segunda memoria intermedia de salida con respecto uno del otro de tai forma que uno tercer y cuarto retardo entre una señal de interrupción y una señal de encendido en un limite de ascenso y descenso, respectivamente, son considerablemente iguales .

27.- El método de conformidad con la reivindicación 16, que además comprende: configurar al tamaño el inversor de entrada, los inversores de conexión transversal y las primeras y segundas memorias intermedias de salida de acuerdo con las especificaciones para conducir una carga capacitiva.