BLOQUEO EN ETAPAS DE CICLOS BLOQUEADOS DE DOBLE FASE
La presente invención se refiere generalmente a sincronización de datos, y más particularmente, a una técnica para lograr sincronización de datos en dispositivos tal como un transmisor de audio inalámbrico a través del bloqueo en etapas de ciclos bloqueados de fase (PLLs). La sincronización de datos es esencial para la operación apropiada de ciertos dispositivos electrónicos, tales como dispositivos que transmiten y/o reciben señales de audio y/o video. Con dispositivos que transmiten señales de audio, por ejemplo, una falta de sincronización de datos puede causar las discontinuidades de audio durante la reproducción que afecta adversamente una experiencia de escuchar del usuario. De manera similar, con dispositivos que transmiten señales de video, una falta de sincronización de datos puede causar discontinuidades de video durante la reproducción que afecta de manera adversa una experiencia de ver del usuario. Los problemas de sincronización de datos en tales dispositivos pueden atribuirse a varios factores. Por ejemplo, con ciertos dispositivos un error de velocidad de datos entre la velocidad a la cual un dispositivo recibe datos y la velocidad a la cual el dispositivo transmite datos puede crear problemas de sincronización de datos. Tales errores de velocidad de datos pueden por ejemplo, ser evidentes cuando ciertos registradores de datos del dispositivo
fallan para mantener de manera estable un estado de llenado de datos prescrito. Cuando tales errores de velocidad de datos ocurren, las discontinuidades de datos arriba mencionadas también pueden ocurrir intermitentemente y afectar adversamente así la experiencia de escuchar y ver del usuario. La Solicitud de Patente Publicada de Estados Unidos No. 2002/003051 8 A1 describe un dispositivo de señal de reloj para convertir una señal de reloj en una segunda señal de reloj que tiene una frecuencia de reloj diferente. La Solicitud de Patente Publicada de Estados Unidos No. 2002/0030518 A1 se propone para utilizarse en la interfase entre las redes ópticas no protegidas y no se refiere a la sincronización de datos dentro de un dispositivo . De acuerdo con lo anterior, existe una necesidad de un dispositivo y método que evita los problemas descritos arriba y proporciona así la sincronización de datos en dispositivos que transmiten y/o reciben señales de audio y/o video. La presente invención dirige estos y otros asuntos. De acuerdo con un aspecto de la presente invención, un dispositivo que proporciona bloqueo en etapas de PLLs se describe. De acuerdo con una modalidad ejemplificativa , el dispositivo comprende una fuente de datos serial. El medio de codificación proporciona datos codificados e incluye un primer PLL. El medio de control incluyendo un segundo PLL permite la generación de una señal de reloj. El medio de control se acopla entre la fuente de datos serial y el medio de codificación para proporcionar la señal de reloj al
medio de codificación. El primer PLL del medio de codificación bloquea la señal de reloj. De acuerdo con otro aspecto de la presente invención, se proporciona un método para proporcionar sincronización de datos. De acuerdo a una modalidad ejemplificativa, el método comprende las etapas de recibir datos seriales, generar una señal de reloj responsiva a los datos seriales utilizando un primer PLL, y generar una frecuencia responsiva a la señal de reloj utilizando un segundo PLL.
Las características y ventajas arriba mencionadas y otras de esta invención , y la manera de lograrlas, serán aparentes y la invención se entenderá mejor por referencia a la siguiente descripción de modalidades de la invención tomada junto con los dibujos acompañantes, en donde: La figura 1 es un diagrama de bloques de un ambiente ejemplificativo adecuado para implementar la presente invención ; La figura 2 es un diagrama de bloques que ilustra detalles adicionales del controlador de la figura 1 de acuerdo a una modalidad ejemplificativa de la presente invención; La figura 3 es un diagrama de bloques que ilustra detalles adicionales del codificador de la figura 1 de acuerdo a una modalidad ejemplificativa de la presente invención; y La figura 4 es un diagrama de flujo que ilustra las etapas de acuerdo a una modalidad ejemplificativa de la presente invención.
Las ejemplificaciones establecidas en la presente ilustran modalidades preferidas de la invención, y tales ejemplificaciones no
se construyen como limitando el alcance de la invención en ninguna manera. Refiriéndose ahora a los dibujos, y más particularmente a la figura 1 , un diagrama de bloques de un ambiente ejemplificativo 100 adecuado para implementar la presente invención se muestra. En la figura 1 , el ambiente 100 comprende medios de computo tales como computadora personal (PC) 10 y medio de transmisión tal como transmisor inalámbrico 15. El transmisor inalámbrico 15 comprende un medio de control tal como un controlar en corriente 20, un medio de decodificación tal como codificador 30, medio de transmisión de radio frecuencia (RF) tal como circuitería de transmisión RF 40, y medio de emisión de señal tal como antena 50. Para propósitos de ejemplo y explicación , el ambiente 100 incluye elementos que permiten la transmisión inalámbrica de señales de audio. Sin embargo, será intuitivo para aquellos expertos en la materia que los principios de la presente invención también pueden aplicarse a otros dispositivos, tales como, pero no limitándose a, dispositivos que transmiten señales de video y dispositivos que reciben señales de audio y/o video. En la figura 1 , PC 10 es operativa para realizar varias operaciones de computo, y puede por ejemplo incluirse como una computadora de escritorio, computadora portátil u otro tipo de computadora comercialmente disponible. De acuerdo a una modalidad ejemplificativa, PC 10 emite serialmente señales de audio digitales al transmisor inalámbrico 1 5 a través de un bus tal como un
- -bus serial universal (USB). El transmisor inalámbrico 15 es operativo para codificar las señales de audio digitales proporcionadas de PC 10 , y transmitir de manera inalámbrica las señales de audio codificadas a un dispositivo receptor (no mostrado), tal como u n reproductor de audio Lyra fabricado por Thomson. Como se trata más adelante en la presente, el transmisor inalámbrico 15 realiza un proceso de sincronización de datos a través del bloqueo en etapas de PPLs, y evita así las discontinuidades de audio que impactan negativamente una experiencia de escuchar del usuario. Refiriéndose a la figura 2, un diagrama de bloques que ilustra detalles adicionales del controlador en corriente 20 de la figura 1 de acuerdo a una modalidad ejemplificativa de la presente invención se muestra. En particular, la figura 2 muestra elementos del controlador en corriente 20 que proporcionan su función de administración del reloj. Como se muestra en la figura 2, el controlador en corriente 20 comprende una máquina de interfase serial 21 , un puerto codificador 22 , un contador de captura de inicio de cuadro (SOF) 23, un controlador 24, un PLL y una circuitería de generación de reloj 25 , un sintetizador de frecuencia 26, una circuitería divisora de reloj 27. El controlador en corriente 20 puede, por ejemplo, incluirse como un circuito integrado (IC) tal como un TAS 1020 de Texas Instruments. En la figura 2, la máquina de interfase serial 21 es operativa para recibir datos tales como datos de audio de PC 10 y colocar en corriente de manera serial los datos de audio recibidos al
puerto codificador 22. En este proceso, la velocidad de datos entrantes a la máquina de interfase serial 21 y la velocidad de datos de salida del puerto codificador 22 deben sincronizarse para evitar las discontinuidades de audio que afectan negativamente una experiencia de escuchar del usuario. Oe acuerdo a una modalidad ejemplificativa, la máquina de interfase serial 21 recibe una señal SOF de PC 10 cada 1 milisegundo indicando el inicio de un cuadro USB. Estos cuadros USB recibidos contienen datos de audio que se conforme al estándar de audio de disco compacto (CD) que tiene una velocidad de muestreo de 44.1 Hz, un tamaño de muestra de 16 bits, y 2 muestras por cuadro de datos de audio. Con esta modalidad ejemplificativa , la sincronización de datos se logra al proporcionar el puerto codificador 22 con una señal de reloj de 1 .41 12 MHz (es decir, 44.1 k* 16*2). Para generar la señal de reloj de 1 .41 12 MHz arriba mencionada, PLL y circutería de generación de reloj 25 proporcionan una frecuencia de referencia de 48 MHz que permite que el sintetizador de frecuencia 26 genere una señal de reloj que es normalmente de 22.5792 MHz. La circuitería divisora de reloj 27 recibe la señal de reloj de 22.5792 MHz del sintetizador de frecuencia 26 y es operativa para dividir la señal de reloj de 22.5792 MHz por 16 para generar la señal de reloj de 1 .41 12 MHz que se proporciona al puerto codificador 22. El puerto codificador 22 utiliza la señal de reloj de 1 .41 12 MHz para generar una señal de reloj de palabras de 44.1 kHz (WCLK), y una señal de reloj de bits de 1 .41 12 MHz (BCLK). El sintetizador de frecuencia 26 también proporciona la
señal de reloj de 22.5792 arriba mencionada al contador de captura SOF 23 que cuenta el número de eventos de reloj de 22.5792 MHz por cuadro USB e interrumpe el controlador 24 con un valor de conteo correspondiente cada 1 milisegundo en base a la señal SOF arriba mencionada proporcionada de PC 10 a través de la máquina de interfase serial 21 . El controlador 24 es operativo para crear un PLL a base de software que utiliza valores de conteo del contador de captura SOF 23 para generar una seña) de control que controla el síntetizador de frecuencia 26 para llegar a un número promedio de eventos de reloj de 22.5792 por cuadro USB. Refiriéndose a la figura 3, se muestra un diagrama de bloques que ilustra detalles adicionales del codificador 30 de la figura 1 de acuerdo a una modalidad ejemplificativa de la presente invención. En particular, la figura 3 muestra elementos del codificador 30 que proporcionan su función de administración de reloj. Como se muestra en la figura 3 , el codificador 30 comprende una entrada serial 31 , un generador de reloj de modulación de ocho a catorce bits (EFM) 32, y circuiten'a de modulación EFM 33. El generador de reloj EFM 32 comprende un PLL digital/análogo 34, y circutería divisora de reloj 35. El codificador 30 puede, por ejemplo, incluirse como IC tal como Philips SAA7392. En la figura 3, la entrada serial 31 es operativa para recibir la señal WCL arriba mencionada, señal BCLK, y datos de audio del puerto codificador 22 de controlador en corriente 20 de la figura 2. De acuerdo a una modalidad ejemplificativa, la señal WCLK,
señal BCLK, y datos de audio se proporcionan del puerto codificador 22 a entrada serial 31 a través de un bus tal como un bus de sonido inter-IC (1 2S) que conecta el controlador en corriente 20 y el codificador 30. La entrada serial 31 coloca en corriente la señal WCLK, señal BCLK y datos de audio a la circuitería de modulación EFM 33 que incluye un registrador de primer entrada, primera salida (FIFO) que opera a 4.321 8 MHz. La entrada serial 31 también proporciona la señal WCLK a circuitería de generación de reloj EFM 32 que sincroniza la velocidad de datos entrantes al utilizar la señal WCLK de 44. 1 kHz como la frecuencia de referencia para PLL análogo/digital 34 y una señal de estado lleno FIFO de la circuitería de modulación EFM 33 como una señal de error para PLL digital/análogo 34. De acuerdo a una modalidad ejemplificativa, PLL digital/análogo 34 proporciona una señal de reloj de 69.1488 MHz a la circuitería divisora de reloj 35 que es operativa para dividir la señal de reloj de 69. 1488 MHz por 1 6 para generar así la señal de reloj de 4.321 8 MHz que se proporciona al registrador FIFO de circutería de modulación EFM 33. De acuerdo a una modalidad ejemplificativa , PLL digital/análogo 34 se bloquea a la frecuencia de referencia de 44. 1 Hz de la señal WCLK cuando su frecuencia de entrada de PLL análogo está entre 1 00 y 140 MHz. Con esta modalidad ejemplificativa, cuando PLL digital/análogo se bloquea, la señal de estado lleno FIFO de la circutería de modulación EFM 33 debe indicar de manera estable un estado lleno entre 5856 y 6120 bites. Una vez que la frecuencia
- -de entrada de PLL análogo de PLL digital/análogo 34 está entre 5856 y 6120 bites, el controlador en corriente 20 de la figura 2 puede colocar en corriente datos de audio sin discontinuidades de audio. De acuerdo a una modalidad ejemplificativa, el controlador 24 de controlador en corriente 20 detecta cuando la frecuencia de entrada de PLL análogo de PLL digital/análogo 34 y el estado lleno FIFO de la circuitería de modulación EFM 33 se encuentran dentro de los rangos prescritos indicados arriba al leer esta frecuencia y valores de estado lleno a través de un bus bidireccional tal como un bus inter-IC (12C) que conecta el controlador en corriente 20 y el codificador 30. Cuando la frecuencia arriba mencionada y las condiciones de estado lleno del codificador 30 se detectan, el controlador 24 del controlador en corriente 20 permite que los datos de audio se coloquen en corriente de PC al codificador 30 para codificación EFM. La circuitería de modulación EFM 33 del codificador 30 proporciona entonces datos codificados EFM a la circuitería de transmisión F 40 para transmisión inalámbrica a través de la antena 50 a un dispositivo receptor (no mostrado), tal como un reproductor de audio Lyra fabricado por Thomson Inc. Para facilitar un mejor entendimiento de los conceptos inventivos de la presente invención, un ejemplo más concreto se proporcionará ahora. Refiriéndose a la figura 4, un diagrama de flujo 400 que ilustra las etapas de acuerdo a una modalidad ejemplificativa de la presente invención se muestra . Para propósitos de ejemplo y explicación, las etapas de la figura 4 se describirán con referencia a
- - PC 10, controlador en corriente 20, y codificador 30 de las figuras 1 a 3. Las etapas de la figura 4 son meramente ejemplificativas, y no se proponen para limitar la presente invención en ninguna manera . En la etapa 401 , PC 1 0 inicializa el bus que la conecta al transmisor inalámbrico 1 5. Como se indica previamente en la presente, este bus puede, por ejemplo, representar un USB que se conoce generalmente en la materia. En la etapa 402, el controlador 24 del controlador en corriente 20 inicializa el sintetizador de frecuencia 26 y circuitería divisora de reloj 27 al proporcionar señales de inicialización al mismo. En la etapa 403, el controlador 24 habilita la máquina de interfase serial 21 al proporcionar una señal de habilitación a la misma. En la etapa 404 , el controlador 24 inicializa el puerto codificador 22 al proporcionar una señal de inicio al mismo.
En la etapa 405, el controlador 24 permite las interrupciones SOF al configurarse por sí mismo para interrumpirse por contador de captura SOF 23. Como se indica previamente en la presente, el contador de captura SOF 23 cuenta el número de eventos de reloj de 22.5792 por cuadro USB e interrumpe el controlador 24 con un valor de conteo correspondiente cada 1 milisegundo en base a la señal SOF arriba mencionada proporcionada de PC 1 0 a través de la máquina de interfase serial 21 . En la etapa 406, el controlador 24 inicializa el generador de reloj EFM 32 del codificador 30 al proporcionar una señal de inicio al PLL digital/análogo 34 a través del bus 12C que conecta el controlador en corriente 20 y el codificador 30.
- - En la etapa 407, el controlador 24 lee la frecuencia de entrada de PLL análogo de PLL digital/análogo 34 a través del bus 12C . En la etapa 408, el controlador 24 determina entonces si la lectura de la frecuencia de entrada de PLL análogo en la etapa 407 está dentro de su rango prescrito. Como se indica previamente en la presente, la frecuencia de entrada de PLL análogo de PLL análogo/digital 34 está dentro de su rango prescrito de acuerdo a una modalidad ejemplificativa de la presente invención cuando está entre 100 y 140 MHz. Cuando la determinación en la etapa 408 es negativa, los ciclos de flujo del proceso se regresan a la etapa 407 donde el controlador 24 de nuevo lee la frecuencia de entrada de PLL análogo de PLL digital/análogo 34 a través del bus 12C. En esta manera, las etapas 407 y 408 se repiten hasta que el controlador 24 determina que la frecuencia de entrada de PLL análogo de PLL digital/análogo 34 está dentro de su rango prescrito. Una vez que la frecuencia de entrada de PLL análoga está dentro de su rango prescrito, el flujo del proceso avanza a la etapa 409. En la etapa 409, el controlador 24 lee el estado lleno FIFO de circuitería de modulación EFM 33 a través del bus 12C. En la etapa 410, el controlador 24 determina entonces si la lectura del estado lleno FIFO en la etapa 409 está dentro de su rango prescrito. Como se indica previamente en la presente, el estado lleno FIFO de la circuitería de modulación EFM 33 está dentro de su rango prescrito de acuerdo a una modalidad ejemplificativa de la presente invención cuando está entre 5856 y 6120 bites. Cuando la determinación en la
- -etapa 410 es negativa, los ciclos del flujo de proceso regresan a la etapa 409 donde el controlador 24 lee de nuevo el estado lleno FIFO de la circuitería de modulación EFM 33 a través del bus 12C. De esta manera , las etapas 409 y 41 0 se repiten hasta que el controlador 24 determina que el estado lleno FIFO de circuitería de modulación EFM 33 está dentro de su rango prescrito. Una vez que el estado lleno FIFO está dentro de su rango prescrito, el flujo de proceso avanza a la etapa 41 1 donde el controlador 24 habilita la circuitería de transmisión RF 40 al proporcionar una señal de habilitación a la misma. , Después de que las etapa 401 a 41 1 de la figura 4 se realizan, los datos tales como datos de audio pueden colocarse en corriente de manera sincrónica sin discontinuidades de PC 10 al transmisor inalámbrico 15 para codificación y transmisión inalámbrica a un dispositivo receptor (no mostrado), tal como un reproductor de audio Lyra fabricado por Thomson . En la figura 4 , se observa que el controlador 24 del controlador en corriente 20 permite interrupciones SOF en la etapa 405 después de que inicializa el puerto codificador 22 en la etapa 404, y antes inicializa el generador de reloj EFM 32 en la etapa 406. Esta metodología ejemplificativa permite que ocurra el bloqueo de PLL en etapas. En particular, las señales BCLK y WCLK se sincronizan primero a la señal SOF de PC 10 con el PLL de software del controlado 24 de controlador de corriente 20. Después, PLL análogo/digital 34 del codificador 30 se bloquea a la señal WCLK entrante. En esta manera , ya que la circuitería de modulación EFM
- - 33 se sincroniza por la señal de reloj de 4.3218 MHz del PLL digital/análogo 34, la velocidad de datos entrantes de PC 10 al controlador en corriente 20 y la velocidad de datos codificados EFM salientes del codificador 30 se sincronizan y el estado lleno FIFO de la circuitería de modulación EFM 33 se estabiliza. La tabla 1 de abajo proporciona el código de fuente X" que puede utilizarse para implementar las etapas de la figura 4. En particular, este código puede ejecutarse en el controlador 24 del controlador en corriente 20. /"Inicializar Máquina de Interfase Serial USB y Puerto Codificador*/ devRomFunción (ROM_ENG_USB_INIT); /"esperar inicialización del Puerto Codificador*/ mientras (Codificadorlnicia==0); /'permite interrupciones SOF USB*/ USBIMSK 1 =0X10; /•esperar por actualización ACG*/ retraso ((PLLLIGE O_ACTUAUZACIÓN_PERIODO+ 1 )*4); /*ciclo hasta q ue el codificador SAA7392 inicia*/ mientras(0>= (error código=Fijación_Codificador())) { /•Error*/ Pánico(error_código); /•reinicar el codificador SAA7392*/ ReinicioFríoCodificador() ; } /•inicializar l/O*/ rf_ctr_gpio_init(); /*leer marcación giratoria válida*/ lnicSincronizadorAnexo(GIRATORIO INTERRUPTOR_SINCRONIZAD OR, 0); Rotsw=P1 &0x70; Mientras(!LeerlnterruptorGiratorio(rotsw))rotsw=P1 &0x70; /•saltar a la frecuencia de canal deseada*/ rf_ctrl_sintetizador(rotsw); Tabla 1 Como se describe en la misma , la presente invención proporciona una técnica para lograr la sincronización de datos en dispositivos tal como un transmisor de audio inalámbrico a través del
- -bloqueo en etapas de PLLs. Aunque una modalidad ejemplificativa de la presente invención se ha descrito en la misma con referencia a un transmisor de audio inalámbrico, los principios de la presente invención también pueden utilizarse para proporcionar sincronización de datos en otros dispositivos tales como, pero no limitándose a, dispositivos que transmiten señales de video y dispositivos que reciben señales de audio y/o video. Aunque esta invención se ha descrito como teniendo un diseño preferido, la presente invención puede modificarse además dentro del espíritu y alcance de esta descripción. Esta aplicación por lo tanto se propone cubrir cualquier variación , uso o adaptación de la invención utilizando sus principios generales. Además, esta aplicación se propone cubrir tales partidas de la presente descripción a medida que entran dentro de la práctica conocida o común en la materia a la cual esta invención pertenece y que cae dentro de los limites de las reivindicaciones anexas .