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KR980700603A - 복합 피연산자의 비교 연산을 수행하는 마이크로프로세서(microprocessor with compare operation of composite opoerands) - Google Patents

복합 피연산자의 비교 연산을 수행하는 마이크로프로세서(microprocessor with compare operation of composite opoerands)

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Publication number
KR980700603A
KR980700603A KR1019970703683A KR19970703683A KR980700603A KR 980700603 A KR980700603 A KR 980700603A KR 1019970703683 A KR1019970703683 A KR 1019970703683A KR 19970703683 A KR19970703683 A KR 19970703683A KR 980700603 A KR980700603 A KR 980700603A
Authority
KR
South Korea
Prior art keywords
pack
data
processor
register
pack data
Prior art date
Application number
KR1019970703683A
Other languages
English (en)
Inventor
알렉산더 페레그
야아코프 야아리
밀린드 밋탈
래리 엠. 멘네마이어
베니 에이튼
Original Assignee
카알 실버맨
인텔 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 카알 실버맨, 인텔 코퍼레이션 filed Critical 카알 실버맨
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Abstract

프로세서는 제어 신호(207)를 수신할 수 있도록 구성되는 디코더(202)를 포함한다. 상기 제어 신호는 제1소스 어드레스(602), 제2소스 어드레스(603), 목적 어드레스(605), 및 연산 필드(601)를 가진다. 상기 제1소스 어드레스는 제1위치와 일치하고, 상기 제2소스 어드레스는 제2위치와 일치한다. 상기 목적 어드레스는 제3위치와 일치한다. 상기 연산 필드는 팩 타입 데이터의 비교 연산이 수행될 것인지를 표시한다. 상기 프로세서는 상기 제1위치에 저장되는 제1팩 데이터와 상기 제2위치에 저장되는 제2팩 데이터를 비교하고 해당되는 결과 팩 데이터를 제3위치로 전달할 수 있도록 상기 디코더에 결합되어 구성되는 회로를 포함한다.

Description

복합 피연산자의 비교 연산을 수행하는 마이크로프로세서(MICROPROCESSOR WITH COMPARE OPERATION OF COMPOSITE OPERANDS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명 프로세서의 실시예를 나타낸 도면.

Claims (15)

  1. 제어 신호를 수신할 수 있도록 구성되는 디코더로서, 상기 제어 신호는 제1위치와 일치하는 제1소스 어드레스, 제2위치와 일치하는 제2소스 어드레스, 제3위치와 일치하는 목적 어드레스, 및 팩 타입 데이터의 시프트 연산이 수행될 것인지를 표시하는 연산 필드를 가지는 디코더; 상기 디코더에 결합되는 회로로서, 상기 제1위치에 저장되는 제1팩 데이터와 상기 제2위치에 저장되는 제2팩 데이터를 비교하고, 해당되는 결과 팩 데이터를 제3위치로 전달하는 회로를 포함하여 구성되는 것을 특징으로 하는 프로세서.
  2. 제 1 항에 있어서, 상기 제1팩 데이터를 다수의 데이터 요소를 포함하고, 상기 다수의 데이터 요소의 각각의 데이터 요소는 크기를 가지며, 상기 연산 필드는 상기 크기에 대응되는 표시기를 더 포함하는 것을 특징으로 하는 프로세서.
  3. 제 2 항에 있어서, 상기 크기는 팩 바이트, 팩 워드, 및 팩 더블워드 중의 하나인 것을 특징으로 하는 프로세서.
  4. 제 2 항에 있어서, 상기 제1팩 데이터는 64비트인 것을 특징으로 하는 프로세서.
  5. 제 1 항에 있어서, 상기 목적 어드레스가 상기 제1소스 어드레스인 것을 특징으로 하는 프로세서.
  6. 제 1 항에 있어서, 상기 연산 필드는 상기 비교가 부호없는 상태로 수행될 것인지 부호있는 상태로 수행될 것인지를 판단하는 부호 표시기를 포함하는 것을 특징으로 하는 프로세서.
  7. 제 1 항에 있어서, 상기 팩 타입 데이터의 비교 연산은 동등한 것에 대한 비교 및 더 큰 것에 대한 비교 중 하나인 것을 특징으로 하는 프로세서.
  8. 제 1 항에 있어서, 상기 프로세서는 레지스터를 포함하는 레지스터 파일을 포함하고, 상기 제2위치가 상기 레지스터와 일치하는 것을 특징으로 하는 프로세서.
  9. 제 8 항에 있어서, 상기 제1위치는 메모리 위치와 일치하는 것을 특징으로 하는 프로세서.
  10. 디코더, 기능 유닛, 제1레지스터 및 제2레지스터를 구비하는 프로세서로, 상기 디코더는 상기 기능 유닛, 상기 제1레지스터 및 상기 제2레지스터와 결합되도록 구성되는 프로세서 내의 팩 데이터를 비교하는 방법에 있어서, 상기 디코더가 제어 신호를 디코딩하는 단계; 상기 제1레지스터에 저장된 제1팩 데이터를 억세스하는 단계; 상기 제2레지스터에 저장된 제2팩 데이터를 억세스하는 단계; 상기 제어 신호를 디코딩하는 상기 디코더에 반응하여, 상기 기능 유닛이 상기 제1팩 데이터와 상기 제2팩 데이터를 비교하고 결과 팩 데이터를 발생시키는 단계; 상기 결과 팩 데이터를 상기 제1레지스터에 저장하는 단계를 포함하여 이루어지는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
  11. 제 10 항에 있어서, 상기 제어 신호는 그룹으로 부터의 비교 연산이 동등, 및 더 큰 경우에는 1을 표시하는 비교 타입 표시기를 포함하는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
  12. 제 10 항에 있어서, 상기 제1팩 데이터는 다수의 데이터 요소를 포함하고, 상기 다수의 데이터 요소의 각 데이터 요소는 미리결정된 비트 수를 표현하며, 상기 제어 신호는 상기 미리결정된 비트 수를 표시하는 크기 표시기를 포함하는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
  13. 제 10 항에 있어서, 상기 제1레지스터는 64비트의 길이이고, 상기 제1팩 데이터는 8개의 팩 바이트 데이터 요소를 포함하는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
  14. 제 10 항에 있어서, 상기 비교는 상기 제2팩 데이터로부터 상기 제1팩 데이터는 빼는 단계 및 상기 뺄셈의 결과를 테스트하는 단계를 포함하는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
  15. 제 10 항에 있어서, 상기 결과 팩 데이터는 다수의 결과 데이터 요소를 포함하고, 상기 비교는 상기 다수의 각 데이터 요소의 각 데이터 요소를 모두 1 또는 모두 0으로 하는 것을 특징으로 하는 프로세서 내의 팩 데이터를 비교하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970703683A 1994-12-02 1995-12-01 복합 피연산자의 비교 연산을 수행하는 마이크로프로세서(microprocessor with compare operation of composite opoerands) KR980700603A (ko)

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Application Number Priority Date Filing Date Title
US34904094A 1994-12-02 1994-12-02
US08/349,040 1994-12-02

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KR1019970703683A KR980700603A (ko) 1994-12-02 1995-12-01 복합 피연산자의 비교 연산을 수행하는 마이크로프로세서(microprocessor with compare operation of composite opoerands)

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EP0795154A1 (en) 1997-09-17
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