KR980011466A - Input buffers with both pull-up, pull-down, and normal functions - Google Patents
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Abstract
본 발명은 풀업, 풀다운, 및 정상기능을 모두 갖는 입력버퍼에 관한 것이다. 본 발명에 따른 입력버퍼는 입력 신호가 인가되는 패드와, 상기 패드에 입력단이 접속되고 상기 패드에 인가되는 신호를 버퍼링하는 버퍼수단과, 상기 패드와 상기 버퍼수단 사이의 연결선의 소정의 위치에 접속되고 풀업제어신호에 응답하여 상기 버퍼수단의 입력단을 풀업시키는 풀업수단과, 상기 패드와 상기 버퍼수단 사이의 연결선의 소정의 위치에 접속되고 풀다운제어신호에 응답하여 상기 버퍼수단의 입력단을 풀다운시키는 풀다운수단과, 소정의 인에이블 신호 및 소정의 선택신호를 입력으로하여 상기 풀업제어신호 및 풀다운 제어신호를 발생하는 논리수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 풀업, 풀다운, 및 정상기능을 모두 갖는 입력버퍼는, 설계자의 목적에 따라 선택적으로 기능을 구현할 수 있는 장점이 있다.The present invention relates to an input buffer having both pull-up, pull-down, and normal functions. According to another aspect of the present invention, there is provided an input buffer comprising: a pad to which an input signal is applied; buffer means connected to an input terminal of the pad for buffering a signal applied to the pad; Up means for pulling up the input of said buffer means in response to a pull-up control signal; a pull-down means for pulling up the input of said buffer means in response to a pull- And a logic unit for generating the pull-up control signal and the pull-down control signal by inputting a predetermined enable signal and a predetermined selection signal. Therefore, the input buffer having both pull-up, pull-down, and normal functions according to the present invention has an advantage that the function can be selectively implemented according to the purpose of the designer.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.
본 발명은 반도체 집적회로의 입력버퍼에 관한 것으로, 특히 풀업, 풀다운, 및 정상기능을 모두 갖는 입력버퍼에 관한 것이다.The present invention relates to an input buffer of a semiconductor integrated circuit, and more particularly to an input buffer having both pull-up, pull-down, and normal functions.
종래의 풀업 및 풀다운 양방향 모드를 갖는 입력버퍼에서는 설계자의 목적에 따라서 풀업모드와 풀다운 기능을 제어단자를 사용하여 선택적으로 구현할 수 있다. 그러나 정상모드, 즉 입력신호가 입력될 수 있는 상태를 구현하는 것은 불가능하다.In a conventional input buffer having a pull-up and pull-down bidirectional mode, a pull-up mode and a pull-down function can be selectively implemented using a control terminal according to a designer's purpose. However, it is impossible to implement a normal mode, that is, a state in which an input signal can be input.
도 1은 종래의 풀업 및 풀다운 양방향 모드를 갖는 입력버퍼의 회로도를 나타낸다.1 shows a circuit diagram of an input buffer having a conventional pull-up and pull-down bidirectional mode.
도 1을 참조하면, 제어단자(C)에 논리로우가 인가되면 피모스 트랜지스터(P1)이 턴온되고 엔모스 트랜지스터(N1)이 턴오프되고, 이에 따라 패드에 접속되어 있는 버퍼(I1)의 입력단(A)은 풀업상태가 된다. 또한 제어단자(C)에 논리하이가 인가되면 피모스 트랜지스터(P1)이 턴오프되고 엔모스 트랜지스터(N1)이 턴온되며, 이에 따라 버퍼(I1)의 입력단(A)은 풀다운 상태가 된다.1, when a logic low is applied to the control terminal C, the PMOS transistor P1 is turned on and the NMOS transistor N1 is turned off. Thus, the input terminal of the buffer I1 connected to the pad (A) is in a pull-up state. When the logic high is applied to the control terminal C, the PMOS transistor P1 is turned off and the NMOS transistor N1 is turned on, so that the input terminal A of the buffer I1 is pulled down.
그러나 상술한 종래의 입력버퍼는 입력신호가 입력될 수 있는 정상기능을 필요로 하는 경우에는 사용될 수 없는 단점이 있다.However, the above-described conventional input buffer can not be used when a normal function that an input signal can be input is required.
따라서 본 발명의 목적은 풀업 기능 및 풀다운 기능을 갖고, 또한 설계자의 목적에 따라 입력신호가 입력될 수 있는 정상기능을 구현할 수 있는 입력버퍼를 제공하는 데 있다.Therefore, an object of the present invention is to provide an input buffer having a pull-up function and a pull-down function and capable of implementing a normal function in which an input signal can be inputted according to a designer's purpose.
제1도는 종래의 풀업 및 풀다운 양방향 모드를 갖는 입력버퍼의 회로도.Figure 1 is a circuit diagram of an input buffer having a conventional pull-up and pull-down bidirectional mode;
제2도는 본 발명에 따른 풀업, 풀다운, 및 정상기능을 모두 갖는 입력버퍼의 회로도.Figure 2 is a circuit diagram of an input buffer having both pull-up, pull-down, and normal functions according to the present invention;
상기 목적을 달성하기 위한 본 발명에 따른 입력버퍼는, 입력신호가 인가되는 패드와, 상기 패드에 입력단이 접속되고 상기 패드에 인가되는 신호를 버퍼링하는 버퍼수단과, 상기 패드와 상기 버퍼수단 사이의 연결선의 소정의 위치에 접속되고 풀업제어신호에 응답하여 상기 버퍼수단의 입력단을 풀업시키는 풀업수단과, 상기 패드와 상기 버퍼수단 사이의 연결선의 소정의 위치에 접속되고 풀다운제어신호에 응답하여 상기 버퍼수단의 입력단을 풀다운시키는 풀다운수단과, 소정의 인에이블 신호 및 소정의 선택신호를 입력으로하여 상기 풀업제어신호 및 풀다운 제어신호르 발생하는 논리수단을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided an input buffer comprising: a pad to which an input signal is applied; buffer means connected to an input terminal of the pad for buffering a signal applied to the pad; Up means connected to a predetermined position of a connection line and pulling up an input terminal of the buffer means in response to a pull-up control signal; and a control means connected to a predetermined position of a connection line between the pad and the buffer means, Down means for pulling down the input terminal of the means and logic means for generating the pull-up control signal and the pull-down control signal by inputting a predetermined enable signal and a predetermined selection signal.
바람직한 실시예에 의하면, 논리수단은, 상기 선택신호를 반전시키는 제1인버터와, 상기 인에이블 신호를 반전시키는 제2인버터와, 상기 제1 및 제2인버터의 출력을 논리곱하여 상기 풀다운 제어신호를 발생하는 논리곱 수단과, 상기 제1인버터의 출력 및 상기 인에이블 신호를 논리합하여 상기 풀업 제어신호를 발생하는 논리함수단을 포함한다.According to a preferred embodiment, the logic means comprises a first inverter for inverting the selection signal, a second inverter for inverting the enable signal, and a second inverter for multiplying the output of the first and second inverters by the logical sum of the pull- And a logic function stage for generating the pull-up control signal by performing an AND operation on the output of the first inverter and the enable signal.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 풀업, 풀다운, 및 정상기능을 모두 갖는 입력버퍼의 회로도를 나타낸다.2 shows a circuit diagram of an input buffer having both pull-up, pull-down, and normal functions according to the present invention.
도 2를 참조하면, 본 발명에 따른 입력버퍼는, 입력신호가 인가되는 패드(1)와, 상기 패드(1)에 입력단이 접속되고 상기 패드에 인가되는 신호를 버퍼링하는 버퍼수단(I1)과, 상기 패드(1)와 상기 버퍼수단(I1) 사이의 연결선의 소정의 위치에 접속되고 풀업제어신호(PU)에 응답하여 상기 버퍼수단(I1)의 입력단을 풀업시키는 풀업수단(P1)과, 상기 패드(1)와 상기 버퍼수단(I1) 사이의 연결선의 소정의 위치에 접속되고 풀다운제어신호(PD)에 응답하여 상기 버퍼수단(I1)의 입력단을 풀다운시키는 풀다운수단(N1)과, 소정의 인에이블 신호(EN) 및 소정의 선택신호(S)를 입력으로하여 상기 풀업제어신호(PU) 및 풀다운 제어신호(PD)를 발생하는 논리수단(2)을 포함한다.Referring to FIG. 2, the input buffer according to the present invention includes a pad 1 to which an input signal is applied, buffer means I1 connected to an input terminal of the pad 1 and buffering a signal applied to the pad, Up means P1 connected at a predetermined position of a connection line between the pad 1 and the buffer means I1 and pulling up the input terminal of the buffer means I1 in response to the pull-up control signal PU, Down means N1 connected to a predetermined position of a connection line between the pad 1 and the buffer means I1 and pulling down the input terminal of the buffer means I1 in response to a pull-down control signal PD, Up control signal PU and a pull-down control signal PD with the enable signal EN of the first and second selection signals S as input.
상기 풀업수단(P1)은 피모스 트랜지스터로 구성되고, 상기 풀다운수단(N1)은 엔모스 트랜지스터로 구성된다. 또한 상기 논리수단(2)은, 상기 선택신호(S)를 반전시키는 제1인버터(I4)와, 상기 인에이블 신호(EN)를 반전시키는 제2인버터(I5)와, 상기 제1 및 제2인버터(I4,I5)의 출력을 논리곱하여 상기 풀다운 제어신호(PD)를 발생하는 논리곱수단(2a)과, 상기 제1인버터(I4)의 출력 및 상기 인에이블 신호(EN)를 논리합하여 상기 풀업 제어신호로 구성되며, 상기 논리합수단(2b)는 노아게이트(NR)와 인버터(I3)로 구성된다.The pull-up means P1 is constituted by a PMOS transistor, and the pull-down means N1 is constituted by an NMOS transistor. The logic means 2 further includes a first inverter I4 for inverting the selection signal S, a second inverter I5 for inverting the enable signal EN, A logical product means 2a for generating the pull-down control signal PD by logically multiplying the outputs of the inverters I4 and I5 by ANDing the output of the first inverter I4 and the enable signal EN, Up control signal, and the OR gate 2b comprises a NOR gate NR and an inverter I3.
이하 도 2의 동작을 설명하면 다음과 같다.The operation of FIG. 2 will be described below.
인에이블 신호(EN)에 논리하이가 인가되고 선택신호(S)에 논리로우가 인가되면, 풀다운 제어신호(PD) 및 풀업 제어신호(PU)가 모우 논리하이가 된다. 이에 따라 풀업수단(P1)인 피모스 트랜지스터가 턴오프되고, 풀다운수단(N1)인 엔모스 트랜지스터가 턴온되어, 풀다운기능이 구현된다.When a logic high is applied to the enable signal EN and a logic low is applied to the selection signal S, the pull-down control signal PD and the pull-up control signal PU become a logic high. As a result, the PMOS transistor as the pull-up means P1 is turned off, and the NMOS transistor as the pull-down means N1 is turned on to implement the pull-down function.
인에이블 신호(EN)에 논리로우가 인가되고 선택신호(S)에 논리하이가 인가되면, 풀다운 제어신호(PD) 및 풀업 제어신호(PU)가 모두 논리로우가 된다. 이에 따라 풀업수단(P1)인 피모스 트랜지스터가 턴온되고, 풀다운수단(N1)인 엔모스 트랜지스터가 턴오프되어, 풀업기능이 구현된다.When the logic low is applied to the enable signal EN and the logic high is applied to the selection signal S, both the pull-down control signal PD and the pull-up control signal PU become logic low. As a result, the PMOS transistor which is the pull-up means P1 is turned on and the NMOS transistor which is the pull down means N1 is turned off to implement the pull-up function.
또한 인에입르 신호(EN)에 논리하이가 인가되면, 선택신호(S)에 무고나하게 풀다운 제어신호(PD)는 논리로우가 되고 풀업 제어신호(PU)가 논리하이가 된다. 이에 따라 풀업 및 풀다운수단(P1,N1)이 모두 턴오프되어, 패드로부터 입력신호가 입력될 수 있는 상태, 즉 정상기능을 실현하게 된다.When a logic high is applied to the input signal EN, the pull-down control signal PD becomes logic low and the pull-up control signal PU becomes logic high. Thus, the pull-up and pull-down means P1 and N1 are both turned off, realizing a state in which an input signal can be input from the pad, that is, a normal function.
따라서 상술한 본 발명에 따른 풀업, 풀다운 및 정상기능을 모두 갖는 입력버퍼는, 설계자의 목적에 따라 선택적으로 기능을 구현할 수 있는 장점이 있다.Therefore, the input buffer having both the pull-up, pull-down, and normal functions according to the present invention has an advantage that the function can be selectively implemented according to the purpose of the designer.
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| KR1019960031024A KR980011466A (en) | 1996-07-29 | 1996-07-29 | Input buffers with both pull-up, pull-down, and normal functions |
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| KR1019960031024A KR980011466A (en) | 1996-07-29 | 1996-07-29 | Input buffers with both pull-up, pull-down, and normal functions |
Publications (1)
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| KR980011466A true KR980011466A (en) | 1998-04-30 |
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| KR1019960031024A Withdrawn KR980011466A (en) | 1996-07-29 | 1996-07-29 | Input buffers with both pull-up, pull-down, and normal functions |
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| KR (1) | KR980011466A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100656471B1 (en) * | 2006-02-10 | 2006-12-11 | 주식회사 하이닉스반도체 | Input buffer |
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1996
- 1996-07-29 KR KR1019960031024A patent/KR980011466A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100656471B1 (en) * | 2006-02-10 | 2006-12-11 | 주식회사 하이닉스반도체 | Input buffer |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19960729 |
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