KR970705075A - x86 명령어 세트와 x86 세그먼트 어드레싱을 지원하기 위한 실행 장치 아키텍처(Execution Unit Architecture to Support x86 Instruction Set and x86 Segmented Addressing) - Google Patents

Abstract

마이크로프로세서 연산 장치는 수치 연산 유닛과 어드레싱 유닛을 포함한다. 수치 연산 유닛은 가감승제의 연산과 논리 연산을 실행하고 어드레싱 유닛은 수치 연산 유닛과 연계하여 단일 사이클에서 오프셋, 리미트 및 선형 어드레스의 계산을 실행한다.

Description

x86 명령어 세트와 x86 세그먼트 어드레싱을 지원하기 위한 실행 장치 아키텍처(Execution Unit Architecture to support x86 Instruction Set and x86 Segmented Addressing)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 집적 마이크로프로세서 시스템의 부위들을 나타내는 블럭도이다.

Claims (6)

1. 세그먼트로 분할되는 메모리를 포함하는 마이크로프로세서 시스템에 있어서: 상기 세그먼트 각각은 베이스 컴포넌트와 오프셋 컴포넌트로 이루어진 선형 어드레스를 가지고: 상기 오프셋 컴포넌트는 한 개 이상의 베이스 레지스터와 환산한 인덱스 레지스터와 변위값과, 상기 인덱스 레지스터와 상기 변위값을 합산하기 위한 제1가산 수단과, 상기 제1가산 수단 결과를 상기 베이스 레지스터에 합산하기 위한 제2가산 수단으로 이루어지는 마이크로프로세서 시스템.
2. 제1입력과 제2입력에 대하여 수치 연산과 논리 연산을 실행하여 ALU 출력을 내는 제 1 ALU 수단과; 그리고 제3입력과, 상기 제1입력과 상기 ALU출력의 컴비네이션에 대하여 수치연산을 실행하여 선형 어드레스 출력을 내는 제2 ALU 수단으로 이루어진 마이크로프로세서 연산 장치.
3. 제1항에 있어서, 제4입력을 리미트와 비교하기 위한 비교수단을 추가로 포함하는 마이크로프로세서 연산 장치.
4. 제1항에 있어서, 상기 제 1 ALU는; 덧셈과 뺄셈 연산을 실행하기 위한 제1수단과; 곱셈과 나눗셈 연산과 단일 비트 자리올림 연산을 실행하기 위한 제2수단과; 그리고 다중 비트 자리올림 연산과 회전연산을 실행하기 위한 제3수단으로 이루어진 마이크로프로세서 연산 장치.
5. 제1항에 있어서, 상기 제 2 ALU는; 덧셈 연산을 실행하기 위한 제 4 수단과; 그리고 리미트 체킹 연산을 실행하기 위한 제5수단으로 이루어진 마이크로프로세서 연산 장치.
6. 네 개의 데이터 입력단을 가지는 마이크로프로세서 연산 장치에 있어서, 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제1데이터 입력단과 연결되는 제1부호 확장 유닛과: 두 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단 중의 하나는 상기 제1부호 확장 유닛의 출력과 연결되는 제1멀티플렉서와: 세 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단 중의 하나는 상기 제1부호 확장 유닛의 출력과 연결되는 제2멀티플렉서와; 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제1부호 확장 유닛의 출력과 연결되는 제3멀티 플렉서와: 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제1부호 확장 유닛의 출력과 연결되는 제2멀티플렉서와; 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제1부호 확장 유닛의 출력과 연결되는 제4멀티플렉서와: 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제2데이터 입력단과 연결되는 제4멀티플렉서와: 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제2데이터 입력단과 연결되는 제5멀티플렉서와: 두 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단 중의 하나는 상기 제5멀티플렉서의 출력과 연결되는제6멀티플렉서와; 제7제어 신호에 의해 선택될 수 있는 두 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단 중의 하나는 상기 제5멀티플렉서의 출력과 연결되는 제7멀티플렉서와; 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제5멀티플렉서의 출력단과 연결되고, 상기 출력단은 제2멀티플렉서의 입력과 연결되는 수치 연산 유닛과; 제2 좌/우 쉬프터와 연결되고, 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제2멀티플렉서의 출력과 연결되고, 상기 제1 좌/우 쉬프터와; 한 개의 입력단과 한 제2 좌/우 쉬프터는 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제7멀티플렉서의 출력과 연결되는 제1좌/우 쉬프터와;한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 제1 좌/우 쉬프터의 출력과 연결되고, 상기 출력단은 상기 제1멀티플렉서의 입력과 상기 제2멀티플렉서의 입력과 연결되는 제1레지스터와: 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 제2 좌/우 쉬프터의 출력과 연결되고, 상기 출력단은 상기 제7 멀티플렉서의 입력과 연결되는 제2레지스터와: 한 개의 입력단과 한 개의 출력단을 가지는 디코더와: 세 개의 입력단과 한 개의 입력단을 가지고, 상기 입력단 중의 하나는 상기 디코더의 출력과 연결되고, 상기 입력단의 다른 하나는 상기 제3멀티플렉서의 출력과 연결되고, 상기 입력단의 또다른 하나는 상기 제4멀티플렉서의 출력과 연결되는 배럴 쉬프터와; 한 개의 입력단과 한 개의 출력단을 가진고, 상기 입력단은 상기 제6멀티플렉서의 출력과 연결되는 제 13상 게이트와; 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 수치 연산 유닛의 출력과 연결되는 제 23상 게이트와: 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 수치 연산 유닛의 출력과 연결되는 제 3 3 상 게이트와; 한 개의 입력단과 한개의 출력단을 가지고, 상기 입력단은 상기 제2레지스터의 출력과 연결되는 제 4 3 상 게이트와; 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 제1레지스터의 출력과 연결되는 제 5 3 상 게이트와; 그리고 한 개의 입력단과 한 개의 출력단을 가지고, 상기 입력단은 상기 배럴 쉬프터의 출력과 연결되는 제 6 3 상 게이트로 이루어진 마이크로프로세서의 연산 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.