Claims (12)
칩으로 부터 입력된 데이타를 출력하기 위한 출력단과, 상기 출력단을 각각 충전, 방전하는 제1형 트랜지스터와 제2형 트랜지스터로 구성되며 상기 출력단을 구동하기 위한 제1상보형 모스트랜지스터 인버터와, 상기 제1상보형 모스트랜지스터 인버터의 제1형 트랜지스터의 구동을 제어하기 위한 제1구동수단과, 상기 제1상보형 모스트랜지스터 인버터의 제2형 트래지스터의 구동을 제어하기 위한 제2구동수단을 구비하는 것을 특징으로 하는 출력버퍼회로.An output terminal for outputting data input from a chip, a first type transistor and a second type transistor for charging and discharging the output terminal, respectively, and a first complementary MOS transistor inverter for driving the output terminal, And a first driving means for controlling the driving of the first type transistor of the first complementary morph transistor inverter, and a second driving means for controlling the driving of the second type transistor of the first complementary morph transistor inverter. Output buffer circuit, characterized in that.
제1항에 있어서, 상기 제1형 트랜지스터는 드레인이 전원전압원에 접속되는 제1피모스형 트랜지스터이고, 상기 제2형 트랜지스터는 드레인이 접지 전압원에 접속되고 소스가 상기 제1형 트랜지스터의 소스와 공통으로 상기 출력단에 연결되는 제1엔모스형 트랜지스터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.2. The transistor of claim 1, wherein the first type transistor is a first PMOS transistor having a drain connected to a power supply voltage source, the second type transistor having a drain connected to a ground voltage source and a source connected to a source of the first type transistor. Complementary MOS transistor output buffer circuit, characterized in that the first NMOS transistor commonly connected to the output terminal.
제1항에 있어서, 상기 제1구동수단은 드레인이 전원 전압원에 접속되는 제2피모스형 트랜지스터와, 드레인이 접지 전압원에 접속되고 소스가 상기 제2피모스형 트랜지스터의 소스와 공통으로 상기 제1형 트랜지스터의 게이트에 연결되는 제2엔모스형 트랜지스터로 구성되는 제2상보형 모스 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력버퍼회로.The second PMOS transistor of claim 1, wherein the first driving means includes a second PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source having a source in common with a source of the second PMOS transistor. A complementary MOS transistor output buffer circuit, comprising: a second complementary MOS transistor inverter comprising a second NMOS transistor connected to a gate of a first transistor.
제1항에 있어서, 상기 제2구동수단은 드레인이 전원 전압원에 접속되는 제3피모스형 트랜지스터와, 드레인이 접지전압원에 접속되고 소스가 상기 제3피모스형 트랜지스터의 소스와 공통으로 상기 제2형 트랜지스터의 게이트에 연결되는 제3엔모스형 트랜지스터로 구성되는 제3상보형 모스형 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.The third PMOS transistor of claim 1, wherein the second driving means includes a third PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source having a source in common with a source of the third PMOS transistor. A complementary MOS transistor output buffer circuit, comprising: a third complementary MOS transistor inverter comprising a third NMOS transistor connected to a gate of a two-type transistor.
제3항에 있어서, 상기 제1구동수단 및 제2구동수단은 회로 동작의 지연시간의 길이에 따라 구동단의 갯수가 조절 가능한 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.4. The complementary MOS transistor output buffer circuit according to claim 3, wherein the first driving means and the second driving means can adjust the number of driving stages according to the length of the delay time of the circuit operation.
제3항 또는 제4항에 있어서, 구동 순서를 조절하기 위하여 상기 피모스형 트랜지스터와 엔모스형 트랜지스터의 상대적인 크기가 상호 조절 가능한 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.5. The complementary MOS transistor output buffer circuit according to claim 3 or 4, wherein the relative sizes of the PMOS transistor and the NMOS transistor are mutually adjustable in order to adjust the driving order.
제3항에 있어서, 상기 제1구동수단의 제2피모스형 트랜지스터의 구동을 제어하기 위한 제3구동수단과, 상기 제1구동수단의 제2엔모스형 트랜지스터의 구동을 제어하기 위한 제4구동수단을 더 구비하는 것을 특징으로 하는 출력 버퍼회로.4. The driving apparatus of claim 3, wherein the third driving means for controlling the driving of the second PMOS transistor of the first driving means and the fourth for controlling the driving of the second NMOS transistor of the first driving means. Output buffer circuit further comprising a drive means.
제7항에 있어서, 상기 제3구동수단은 드레인이 전원 전압원에 접속되는 제4피모스형 트랜지스터와, 드레인이 접지전압원에 접속되고 소스가 상기 제4피모스형 트랜지스터의 소스와 공통으로 상기 제1구동수단에 연결되는 제4엔모스형 트랜지스터로 구성되는 제4상보형 모스형 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.8. The third driving means of claim 7, wherein the third driving means comprises: a fourth PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source having a source common to the source of the fourth PMOS transistor; A complementary MOS transistor output buffer circuit comprising: a fourth complementary MOS transistor inverter composed of a fourth NMOS transistor connected to one driving means.
제7항에 있어서, 상기 제4구동수단은 드레인이 전원 전압원에 접소되는 제5피모스형 트랜지스터와, 드레인이 접지전압원에 접속되고 소스가 상기 제5피모스형 트랜지스터의 소스와 공통으로 상기 제1구동수단에 연결되는 제5엔모스형 트랜지스터로 구성되는 제5상보형 모스형 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.10. The method of claim 7, wherein the fourth driving means comprises: a fifth PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source connected to the source of the fifth PMOS transistor in common; A complementary MOS transistor output buffer circuit, comprising: a fifth complementary MOS transistor inverter comprising a fifth NMOS transistor connected to one driving means.
제4항에 있어서, 상기 제2구동수단의 제3피모스형 트랜지스터의 구동을 제어하기 위한 제5구동수단과, 상기 제2구동수단의 제3엔모스형 트랜지스터의 구동을 제어하기 위한 제6구동수단을 더 구비하는 것을 특징으로 하는 출력 버퍼 회로.5. The method of claim 4, wherein the fifth driving means for controlling the driving of the third PMOS transistor of the second driving means and the sixth for controlling the driving of the third NMOS transistor of the second driving means. Output buffer circuit further comprising a drive means.
제10항에 있어서, 상기 제5구동수단은 드레인이 전원 전압원에 접속되는 제6피모스형 트랜지스터와, 드레인이 접지전압원에 접속되고 소스가 상기 제6피모스형 트랜지스터의 소스와 공통으로 상기 제2구동수단에 연결되는제6엔모스형 트랜지스터로 구성되는 제6상보형 모스형 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.The sixth PMOS transistor of claim 10, wherein the fifth driving means includes a sixth PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source having a source common to the source of the sixth PMOS transistor. A complementary MOS transistor output buffer circuit comprising a sixth complementary MOS transistor inverter composed of a sixth NMOS transistor connected to two driving means.
제10항에 있어서, 상기 제6구동수단은 드레인이 전원 전압원에 접속하는 제7피모스형 트랜지스터와, 드레인이 접지전압원에 접속되고 소스가 상기 제7피모스형 트랜지스터의 소스와 공통으로 상기 제2구동수단에 연결되는 제7엔모스형 트랜지스터로 구성되는 제7상보형 모스형 트랜지스터 인버터인 것을 특징으로 하는 상보형 모스트랜지스터 출력 버퍼회로.12. The seventh PMOS transistor of claim 10, wherein the sixth driving means comprises a seventh PMOS transistor having a drain connected to a power supply voltage source, a drain connected to a ground voltage source, and a source having a source common to the source of the seventh PMOS transistor. A complementary MOS transistor output buffer circuit comprising: a seventh complementary MOS transistor inverter composed of a seventh NMOS transistor connected to two driving means.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.