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KR970012784A - Semiconductor memory device with normal / test bonding pad - Google Patents

Semiconductor memory device with normal / test bonding pad Download PDF

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Publication number
KR970012784A
KR970012784A KR1019950026275A KR19950026275A KR970012784A KR 970012784 A KR970012784 A KR 970012784A KR 1019950026275 A KR1019950026275 A KR 1019950026275A KR 19950026275 A KR19950026275 A KR 19950026275A KR 970012784 A KR970012784 A KR 970012784A
Authority
KR
South Korea
Prior art keywords
test
bonding pad
pad
bonding
normal mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1019950026275A
Other languages
Korean (ko)
Inventor
강경우
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950026275A priority Critical patent/KR970012784A/en
Publication of KR970012784A publication Critical patent/KR970012784A/en
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치에 있어서, 노말모드에서는 데이타 입출력 패드로 사용되고 테스트 모드에서는 특정 테스트용 패드로 겸용 사용되는 적어도 하나 이상의 제1본딩패드; 노말모드 및 테스트모드를 선택하기 위한 바이어스 신호가 인가되는 적어도 하나 이상의 제2본딩패드; 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩패드와 데이타 입출력 버퍼를 노말모드에서는 연결하고 테스트 모드에서는 분리하기 위한 적어도 하나 이상의 제1분리회로부; 및 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩 패드와 테스트 대상이 되는 내부 회로부를 노말모드에서는 분리하고 테스트 모드에서는 연결하기 위한 적어도 하나 이상의 제2분리회로부를 구비한 것을 특징으로 한다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device, comprising: at least one first bonding pad used as a data input / output pad in a normal mode and a specific test pad in a test mode; At least one second bonding pad to which a bias signal for selecting a normal mode and a test mode is applied; At least one first separation for connecting the corresponding first bonding pad and the data input / output buffer in the normal mode and disconnecting in the test mode in response to a bias signal applied to the corresponding second bonding pad among the at least one second bonding pad. Circuit section; And at least one of the at least one second bonding pads for separating the corresponding first bonding pads and the internal circuit unit to be tested in the normal mode and connecting them in the test mode in response to a bias signal applied to the corresponding second bonding pads. The above-mentioned second separation circuit section is provided.

따라서, 본 발명에서는 본딩 패드를 노말/테스트 겸용으로 사용할 수 있어서 본딩 패드의 수를 감축할 수 있다.Therefore, in the present invention, the bonding pad can be used as a normal / test combination, thereby reducing the number of bonding pads.

Description

노말/테스트 겸용 본딩 패드를 가진 반도체 메모리 장치Semiconductor memory device with normal / test bonding pad

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제4도는 본 발명에 의한 노말/테스트 겸용 본딩 패드를 가진 반도체 메모리 장치의 회로 구성을 나타낸 회로도.4 is a circuit diagram showing a circuit configuration of a semiconductor memory device having a normal / test double bond pad according to the present invention.

Claims (3)

일정 데이타를 리드/라이트 하기 위해 복수의 메모리셀 어레이 및 주변회로부를 가지며, 외부의 제어신호를 받아 들이거나 다수의 데이타를 입출력할 수 있는 복수의 본딩 패드들을 가지는 반도체 메모리 장치에 있어서, 노말모드에서는 데이타 입출력 패드로 사용되고 테스트 모드에서는 특정 테스트용 패드로 겸용 사용되는 적어도 하나 이상의 제1본딩패드; 노말모드 및 테스트모드를 선택하기 위한 바이어스 신호가 인가되는 적어도 하나 이상의 제2본딩패드; 상기 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩 패드와 데이타 입출력 버퍼를 노말모드에서는 연결하고 테스트 모드에서는 분리하기 위한 적어도 하나 이상의 제1분리회로부; 및 상기 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩 패드와 테스트 대상이 되는 내부 회로부를 노말모드에서는 분리하고 테스트 모드에서는 연결하기 위한 적어도 하나 이상의 제2분리회로부를 구비한 것을 특징으로 하는 노말/테스트 겸용 본딩 패드를 가진 반도체 메모리 장치.A semiconductor memory device having a plurality of memory cell arrays and peripheral circuits for reading and writing certain data, and having a plurality of bonding pads capable of receiving an external control signal or inputting and outputting a plurality of data. At least one first bonding pad used as a data input / output pad and used as a test pad in a test mode; At least one second bonding pad to which a bias signal for selecting a normal mode and a test mode is applied; At least one first to connect a corresponding first bonding pad and a data input / output buffer in a normal mode and to disconnect in a test mode in response to a bias signal applied to a corresponding second bonding pad among the at least one second bonding pads. Separation circuit unit; And at least one of the at least one second bonding pads for disconnecting the corresponding first bonding pads and the internal circuit unit under test in response to a bias signal applied to the corresponding second bonding pads in the normal mode and connecting the test circuits in the normal mode. A semiconductor memory device having a bonding pad for a normal / test combination, comprising at least one second separation circuit portion. 제1항에 있어서, 상기 제2분리회로부는 테스트 대상이 되는 내부회로부와 제1본딩 패드 사이에 연결된 스위치 트랜지스터; 게이트가 접지되고 스우치 트랜지스터의 게이트와 제1본딩 패드의 사이에 소오스/드레인이 연결된 입력 보호 트랜지스터; 및 상기 스위치 트랜지스터의 게이트와 제2본딩 패드 사이에 연결된 저항을 구비한 것을 특징으로 하는 노말/테스트 겸용 본딩 패드를 가진 반도체 메모리 장치.The semiconductor device of claim 1, wherein the second isolation circuit unit comprises: a switch transistor connected between the internal circuit unit to be tested and the first bonding pad; An input protection transistor having a gate grounded and a source / drain connected between the gate of the squelch transistor and the first bonding pad; And a resistor coupled between the gate of the switch transistor and the second bonding pad. 반도체 칩의 중앙에 배치된 복수의 본딩 패드들을 가지는 반도체 메모리 장치에 있어서, 노말모드에서는 데이타 입출력 패드로 사용되고 테스트 모드에서는 특정 테스트용 패드로 겸용 사용되는 적어도 하나 이상의 제1본딩패드; 노말모드 및 테스트모드를 선택하기 위한 바이어스 신호가 인가되는 적어도 하나 이상의 제2본딩패드; 상기 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩 패드와 데이타 입출력 버퍼를 노말모드에서는 연결하고 테스트 모드에서는 분리하기 위한 적어도 하나 이상의 제1분리회로부; 및 상기 적어도 하나 이상의 제2본딩패드 중 대응하는 제2본딩패드에 인가되는 바이어스신호에 응답하여 대응하는 제1본딩 패드와 테스트 대상이 되는 내부 회로부를 노말모드에서는 분리하고 테스트 모드에서는 연결하기 위한 적어도 하나 이상의 제2분리회로부를 구비한 것을 특징으로 하는 노말/테스트 겸용 본딩 패드를 가진 반도체 메모리 장치.A semiconductor memory device having a plurality of bonding pads disposed in the center of a semiconductor chip, the semiconductor memory device comprising: at least one first bonding pad used as a data input / output pad in a normal mode and used as a specific test pad in a test mode; At least one second bonding pad to which a bias signal for selecting a normal mode and a test mode is applied; At least one first to connect a corresponding first bonding pad and a data input / output buffer in a normal mode and to disconnect in a test mode in response to a bias signal applied to a corresponding second bonding pad among the at least one second bonding pads. Separation circuit unit; And at least one of the at least one second bonding pads for disconnecting the corresponding first bonding pads and the internal circuit unit under test in response to a bias signal applied to the corresponding second bonding pads in the normal mode and connecting the test circuits in the normal mode. A semiconductor memory device having a bonding pad for a normal / test combination, comprising at least one second separation circuit portion. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019950026275A 1995-08-24 1995-08-24 Semiconductor memory device with normal / test bonding pad Withdrawn KR970012784A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532391B1 (en) * 1998-08-27 2006-01-27 삼성전자주식회사 Test control circuit having minimum number of pad
KR100557225B1 (en) * 2004-11-04 2006-03-07 삼성전자주식회사 Data input / output method of semiconductor memory device and semiconductor memory device for same
KR100900921B1 (en) * 2001-09-14 2009-06-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 Semiconductor device

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KR100900921B1 (en) * 2001-09-14 2009-06-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 Semiconductor device
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950824

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid