KR970009681B1 - Digital carrier synchronizer - Google Patents
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Abstract
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Description
제1도는 일반적인 개 루프 동기기의 블럭 구성도.1 is a block diagram of a general open loop synchronizer.
제2도는 종래의 디지탈 반송파 동기기 블럭 구성도.2 is a block diagram of a conventional digital carrier synchronizer block.
제3도는 본 발명의 디지탈 반송파 동기기 블럭 구성도.3 is a block diagram of a digital carrier synchronizer block of the present invention.
제4도는 본 발명의 디지탈 반송파 동기기에 따른 위상 오프셋 보상 설명도.4 is a diagram illustrating phase offset compensation according to the digital carrier synchronizer of the present invention.
제5도는 본 발명의 디지탈 반송파 동기기에 따른 주파수 오프셋 추정 방법 설명도.5 is an explanatory diagram of a frequency offset estimation method according to the digital carrier synchronizer of the present invention.
제6도는 본 발명의 디지탈 반송파 동기기에 따른 사인 테이블 설명도.6 is a sine table explanatory diagram according to the digital carrier synchronizer of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 주파수 오프셋 추정기 22 : 위상 오프셋 추정기21: frequency offset estimator 22: phase offset estimator
23 : 지연부 24 : 사인 테이블23: delay 24: sign table
25 : 복소함수화기 26 : 곱셈기25: complex function 26: multiplier
27 : 비 선형 함수기 28 : 순간 지연기27: nonlinear function 28: instantaneous delay
본 발명은 디지탈 데이타 통신에 관한 것으로, 특히 디지탈 통신에서 주파수 오프셋(Frequency offset)과 위상 오프셋(Phase offset)을 동시에 추정하여 주파수 오프셋으로부터 위상 오프셋 추정에 필요한 사인 테이블(Sign table)을 만들어 전(全)위상 오프셋을 보상하는 디지탈 반송파 동기기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to digital data communication. In particular, in digital communication, frequency offset and phase offset are simultaneously estimated to generate a sign table for estimating a phase offset from a frequency offset. It relates to a digital carrier synchronizer that compensates for phase offset.
일반적으로 위상 변조(phase modulation)된 수신신호에서 파이로트 톤(pilot tone)이나 파이로트 시퀀스(pilot sequence)없이 반송파의 위상을 복원하기 위해서 페루프 구조의 PLL이나 개 루프 구조의 동기기가 사용된다.In general, a PLL of a loop structure or a synchronizer of an open loop structure is used to restore a phase of a carrier without a pilot tone or a pilot sequence in a phase modulated received signal.
이와같은 동기기 중 종래의 개 루프 구조의 동기기를 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional open loop structure of the synchronizer is described as follows.
제1도는 일반적인 개 루프 동기기의 블록 구성도이고, 제2도는 종래의 디지탈 반송파 동기기 블럭 구성도이다.1 is a block diagram of a general open loop synchronizer, and FIG. 2 is a block diagram of a conventional digital carrier synchronizer.
종래의 동기기는 타이밍(timing) 동기를 개 루프 구조의 동기기로 Timing offset을 추정한 후에 인터폴레이션(interpolation) 또는 데시메이션(decimation) 방식으로 타이밍 오프셋을 보상한 것이다.The conventional synchronizer compensates the timing offset by an interpolation or decimation method after estimating the timing offset using the timing synchronization with the one loop structure.
그 구성을 보면, 샘플타임에서 수신신호의 잡음비를 최대로 하기 위한 필터(Matched Filter)(1)와, 상기 필터(1)에서 출력되는 신호로부터 심볼 타이밍 오프셋(Symbole timing offset)(ε)을 추정하여 출력하는 타이밍 추정기(Timing estimation)(2)와, 상기 타이밍 추정기(2)의 타이밍 오프셋의 이상 현상을 제거하기 위한 제1포스트 프로세서(Post Processor)(3)와, 상기 필터(1)의 출력을 일정시간 지연시키는 제1지연부(4)와, 상기 제1지연부(4)에서 출력된 신호를 포스트 프로세서(3)에서 출력되는 타이밍 오프셋에 의해 인터폴레이션 또는 데시메이션 방식으로 보상하는 인터폴레이터 및 데시메이터(5)로 구성된다.According to the configuration, a filter timing for maximizing the noise ratio of the received signal at the sample time and a symbol timing offset ε are estimated from the signal output from the filter 1. A timing estimator 2 for outputting the data, a first post processor 3 for removing an abnormal phenomenon of the timing offset of the timing estimator 2, and an output of the filter 1. The first delay unit (4) for delaying the predetermined time and the interpolator for compensating the signal output from the first delay unit 4 by the interpolation or decimation method by the timing offset output from the post processor (3) and It consists of the decimator 5.
이와같이 구성된 종래의 개 루프 구조의 동기기에서 타이밍 오프셋이 보상되면 보상된 신호를 제2도와 같은 방법으로 주파수 및 위상 오프셋을 보상한다.When the timing offset is compensated in the synchronizer of the conventional open loop structure configured as described above, the compensated signal is compensated for by the frequency and phase offset in the manner as shown in FIG.
그 구성을 보면, 상기 동기기의 인터폴레이터 및 데시메이터(5)에서 출력된 신호를 입력하여 주파수 오프셋()을 추정하는 주파수 오프셋 추정기(Frequency estimation)(6)와, 상기 동기기의 인터폴레이터 및 데시메이터(5)에서 출력된 신호를 일정시간 지연시키는 제2지연부(7)와, 상기 주파수 오프셋 추정기(6)에서 출력되는 주파수 오프셋을 평균한 값으로 복소함수화 하는 제1복소함수화기(8)와, 상기 제2지연부(7)에서 출력된 신호를 제1복소함수화기(8)에서 출력되는 복소함수에 의해 복소 평면에서 곱셈하여 주파수 오프셋을 보상하는 곱셈기(9)와, 주파수 오프셋 보상된 곱셈기(9)의 출력을 일정시간 지연시키는 제3지연부(10)와, 상기 곱셈기(9)에서 주파수 오프셋 보상되어 출력된 신호에서 위상 오프셋()을 추정하여 출력하는 위상 오프셋 추정기(Phase estimation)(11)와, 상기 위상 오프셋 추정기(11)에서 출력된 위상 오프셋의 이상현상을 제거하기 위한 제2포스트 프로세서(Post Processor)(12)와, 상기 제2포스트 프로세서(12)에서 출력되는 위상 오프셋을 복소함수화하는 제2복소함수화기(13)와, 상기 제3지연부(10)에서 출력되는 신호를 상기 제2복소함수화기(13)에서 출력되는 신호를 복소평면에서 곱셈하여 위상 오프셋을 보상하는 제2곱셈기(14)를 포함하여 구성된다.According to the configuration, the signal output from the interpolator and decimator 5 of the synchronous input is inputted so that the frequency offset ( Frequency offset estimator (6) for estimating < RTI ID = 0.0 >),< / RTI > a second delay unit (7) for delaying a signal output from the interpolator and decimator of the synchronizer for a predetermined time, and the frequency offset estimator ( The first complex function 8 which complexizes the frequency offset output from 6) to an average value, and the complex outputted from the first complex function 8 by outputting the signal output from the second delay unit 7. A multiplier 9 for multiplying in the complex plane by a function to compensate for the frequency offset, a third delay unit 10 for delaying the output of the frequency offset compensated multiplier 9 for a predetermined time, and a frequency in the multiplier 9 Phase offset in the offset-compensated output signal ( Phase estimation estimator (11) for estimating and outputting?), A second post processor (12) for removing abnormalities of the phase offset output from the phase offset estimator (11), A second complex function 13 for complexing a phase offset output from the second post processor 12 and a signal output from the third delay unit 10 in the second complex function 13; And a second multiplier 14 that multiplies the output signal in a complex plane to compensate for the phase offset.
이와같은 구성된 종래의 위상 오프셋 및 주파수 오프셋을 보상하는 디지털 반송파 동기기의 동작은 제1도에서 수신신호를 인터폴레이션 또는 데시메이션 방식으로 타이밍 오프셋을 보상하고, 이 타이밍 오프셋이 보상된 신호를 입력한 주파수 오프셋 추정기(6)에서 주파수 오프셋을 추정하고 이 추정된 주파수 오프셋 신호와 제2지연기(7)에서 지연된 신호를 복소함수화기(8)와 제1곱셈기(9)를 통해 주파수 오프셋을 평균한 값으로 복소평면에서 곱셈을 통하여 보상한다.The operation of the digital carrier synchronizer for compensating such a conventional phase offset and frequency offset is compensated for the timing offset by interpolation or decimation of the received signal in FIG. 1, and the frequency offset for inputting the signal whose timing offset is compensated. The estimated frequency offset is estimated by the estimator 6, and the estimated frequency offset signal and the delayed signal by the second delay unit 7 are obtained by averaging the frequency offset through the complex function 8 and the first multiplier 9. Compensate through multiplication in the complex plane.
이때 이 주파수 오프셋의 추정을 위해 필요한 시간 지연(μ)을 추정하여야 한다.At this time, it is necessary to estimate the time delay [mu] necessary for estimating this frequency offset.
이와같이 하여 주파수 오프셋이 보상된 신호에서 개 루프 구조의 위상 오프셋 추정기(11)가 위상 오프셋을 추정하고 이에 필요한 시간 지연을 제3지연부(10)에서 시킨 신호와 복소평면에서 곱셈을 통하여 위상 오프셋을 보상한다.In this way, the phase offset estimator 11 of the open loop structure estimates the phase offset in the frequency offset-compensated signal and multiplies the complex signal in the complex plane with the signal obtained by the third delay unit 10 for the time delay. To compensate.
그러나 이와같은 종래의 개 루프 구조의 디지털 반송파 동기기에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional open loop digital carrier synchronizer has the following problems.
첫째, 종래에는 오프셋(주파수 오프셋 위상 오프셋)을 보상함에 있어서 주파수 오프셋을 보상하기 위한 지연시간과 위상 오프셋을 보상하기 위한 지연시간이 각각 필요하므로, TDMA와 같이 짧은 주기로 데이타 패키트(Data Packet)을 보내는 통신방식에서는 긴 트래닝 시퀀스(Training Sequence)를 필요로 하게 되므로 정보 전송율이 저하된다.First, since a delay time for compensating for a frequency offset and a delay time for compensating for a phase offset are required in compensating an offset (frequency offset phase offset), a data packet is generated in a short period as in TDMA. Since the outgoing communication method requires a long training sequence, the information transmission rate is lowered.
둘째, 종래에는 복소평면에서 곱셈기가 2개 필요하므로 고집적 IC화 할때 그 복잡성이 매우 높다.Second, in the conventional art, two multipliers are required in the complex plane, so the complexity is very high when the integrated IC is integrated.
셋째, 주파수 오프셋 및 위상 오프셋을 추정할때 필요한 함수(nolinear operation)가 각각 별개로 필요하므로 그 복잡성이 크다.Third, the complexity is large because the functions required for estimating the frequency offset and the phase offset are separately required.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 주파수 오프셋과 위상 오프셋을 동시에 보상함으로 지연시간을 줄이고 복잡성을 해결하는데 그 목적이 있다.The present invention has been made to solve such a problem, and has an object of reducing the delay time and solving the complexity by simultaneously compensating the frequency offset and the phase offset.
이와같은 목적을 달성하기 위한 본 발명의 디지털 반송파 동기기는 타이밍 오프셋 보상된 신호를 입력하여 주파수 오프셋을 추정하는 주파수 오프셋 추정기와, 상기 주파수 오프셋 추정기로부터 출력되는 주파수 오프셋을 사인 체인지 값으로 보상하는 사인 테이블과, 상기 타이밍 오프셋 보상된 신호를 입력하여 상기 사인 테이블에서 출력된 사인 체인지 값에 의해 위상 오프셋을 추정하여 출력하는 위상 오프셋 추정기와, 상기 타이밍 오프셋 보장된 신호를 일정시간 지연시키는 지연기와, 상기 위상 오프셋 추정기로부터 출력되는 위상 오프셋 신호를 복소함수화 하는 복소함수화기와, 상기 지연부에서 출력된 신호와 복소함수호기에서 출력된 신호를 평균값으로 복소평면에서 곱셈하여 위상 오프셋을 보상하는 곱셈기를 포함하여 구성됨에 그 특징이 있다.In order to achieve the above object, the digital carrier synchronizer of the present invention inputs a timing offset compensated signal to estimate a frequency offset, and a sine table that compensates the frequency offset output from the frequency offset estimator with a sign change value. A phase offset estimator for inputting the timing offset compensated signal and estimating and outputting a phase offset based on a sine change value output from the sine table; And a multiplier for complexing a phase offset signal output from an offset estimator, and a multiplier for compensating for phase offset by multiplying the signal output from the delay unit and the signal output from the complex function by an average value in a complex plane. Egg scoop There is.
상기와 같은 본 발명의 디지털 반송파 동기기를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the digital carrier synchronizer of the present invention as described above in more detail as follows.
제3도는 본 발명의 디지털 반송파 동기기 블럭 구성도로써, 본 발명의 디지털 반송파 동기기의 구성은 제3도와 같이 상기 제1도에서 타이밍 오프셋 보상된 신호를 입력하여 주파수 오프셋()을 추정하는 주파수 오프셋 추정기(21)와, 상기 주파수 오프셋 추정기(21)로부터 출력되는 주파수 오프셋()을 위상 오프셋 추정기에서 보상하기 위한 Sign Change값 g(,k)=Sign(CoskT)을 출력하는 사인 테이블(Sign Table)(24)과, 상기 타이밍 오프셋 보상된 신호를 입력하여 상기 사인 테이블(24)에서 출력된 사인 체인지 값에 의해 전위상 오프셋(t)을 추정하여 출력하는 위상 오프셋 추정기(22)와, 상기 타이밍 오프셋 보상된 신호를 일정시간 지연시키는 시간지연부(23)와, 상기 위상 오프셋 추정기(22)로부터 출력되는 위상 오프셋 신호를 복소함수화 하는 복소함수화기(25)와, 상기 시간 지연부(23)에서 출력된 신호와 복소함수호기(25)에서 출력된 신호를 평균값으로 복소평면에서 곱셈하여 위상 및 주파수 오프셋을 보상하는 곱셈기(26)를 포함하여 구성된다.3 is a block diagram of a digital carrier synchronizer according to the present invention. In the configuration of the digital carrier synchronizer of the present invention, as shown in FIG. ) And a frequency offset output from the frequency offset estimator 21. ) Is used to compensate the phase offset estimator. , k) = Sign (Cos kT), and a potential phase offset (B) by a sine change value outputted from the sine table 24 by inputting a signal compensated for the timing offset. complex-computes a phase offset estimator 22 for estimating and outputting t), a time delay unit 23 for delaying the timing offset compensated signal for a predetermined time, and a phase offset signal output from the phase offset estimator 22; A multiplier 26 for compensating phase and frequency offsets by multiplying the complex output unit 25, the signal output from the time delay unit 23, and the signal output from the complex function blocker 25 on the complex plane by an average value. It is configured to include.
여기서 미 설명 부호는 수신신호에서 위상이 변조됨을 없애기 위한 비선형 함수기(27)가 상기 위상 오프셋 추정기(22) 및 주파수 오프셋 추정기(21)의 입력단에 공통으로 설치된 것이다.Here, the reference numeral is a nonlinear functional unit 27 is installed in common at the input terminal of the phase offset estimator 22 and the frequency offset estimator 21 to eliminate the phase modulation in the received signal.
이와같이 구성된 본 발명의 디지털 반송파 동기기의 동작 및 작용효과를 설명하면 다음과 같다.Referring to the operation and operation of the digital carrier synchronizer of the present invention configured as described above are as follows.
제4도는 본 발명의 디지털 반송파 동기기에 따른 위상 오프셋 보상 설명도이고, 제5도는 본 발명의 디지털 반송파 동기기에 따른 주파수 오프셋 추정 방법 설명도이며, 제6도는 본 발명의 디지털 반송파 동기기에 따른 사인 테이블 설명도이다.4 is an explanatory diagram of phase offset compensation according to the digital carrier synchronizer of the present invention, FIG. 5 is an explanatory diagram of a frequency offset estimation method according to the digital carrier synchronizer of the present invention, and FIG. 6 is a sine table according to the digital carrier synchronizer of the present invention. It is explanatory drawing.
먼저 본 발명의 디지털 반송파 동기기는 주파수 오프셋과 위상 오프셋을 동시에 추정하여 주파수 오프셋으로부터 위상 오프셋 추정에 필요한 사인 테이블을 만들어 이를 이용하여 위상 오프셋을 보상한 것이다.First, the digital carrier synchronizer of the present invention estimates the frequency offset and the phase offset at the same time to make a sine table for estimating the phase offset from the frequency offset and compensates for the phase offset using the same.
제1도에서 타이밍 오프셋이 보상된 신호([nT])가 위상 오프셋 추정기 내에서의 메모리 위의 한 점에서 다음과 같이 표현될 수 있다.In FIG. 1, the signal whose timing offset is compensated ( [nT]) can be expressed as follows at a point on the memory in the phase offset estimator.
X라서 주파수 오프셋()을 추정하고 이를 이용하여 cos()항을 보상하면 위상 오프셋 보상기의 메모리 중앙에서의 전 위상 M()을 추정할 수 있다.X is the frequency offset ( ) And use it to find cos ( Compensation term results in the full phase M at the center of memory of the phase offset compensator. ) Can be estimated.
그러므로 주파수 오프셋 추정기(21)는 제5도와 같이 제1도에서 출력되는 타이밍 오프셋 보상된 신호를 한 샘플 지연된 신호와 컴플렉스 컨주게이트(Complex Conjugate)곱을 통하여 위상 변이를 찾아내고 이것을 평균하므로써 주파수 오프셋()을 추정한다.Therefore, the frequency offset estimator 21 finds the phase shift through a complex conjugate product of a sample delayed signal and the timing offset compensated signal output in FIG. Estimate).
제5도에서 주파수 오프셋 추정기는 내부에 순간 지연기(28)가 설치되어 있는 것으로 종래의 주파수 오프셋 추정기에도 마찬가지로 들어 있다. 즉,In FIG. 5, the frequency offset estimator is provided with an instantaneous delay 28, and is also included in the conventional frequency offset estimator. In other words,
이와같이 추정된 주파수 오프셋() 값은 사인 테이블(24)에서 다음과 같은 식에 의하여 사인 체인지 값을 얻게 된다.The estimated frequency offset ( ) Is obtained from the sign table 24 by the following equation.
그런데 사인 테이블 구조는 제6도와 같이 실제로 테이블의 길이는 위상 오프셋 추정기의 메모리 길이의 반만 있으면 보상이 가능하다.However, in the sine table structure, as shown in FIG. 6, the length of the table can be compensated by only half of the memory length of the phase offset estimator.
왜냐하면이기 때문에 샘플링 주파수의 반까지 주파수 오프셋을 보상할 수 있으므로 이 주파수까지 사인 테이블을 Nr 길이까지 만들어 놓고 주파수 오프셋 추정기(21)로부터 얻는 주파수 오프셋에 해당하는 사인 체인지 값을 얻게 된다.because Since the frequency offset can be compensated up to half of the sampling frequency, the sine table is made up to Nr length up to this frequency and the sine change value corresponding to the frequency offset obtained from the frequency offset estimator 21 is obtained.
이와같이 얻어진 사인 테이블 값을 이용하여 제1도에서 타이밍 오프셋 보상되어 출력되는 신호에서 위상 오프셋을 제4도와 같이 추정한다.The phase offset is estimated in the signal output by timing offset compensation in FIG. 1 using the sine table value thus obtained as shown in FIG.
이와같이 추정된 위상 오프셋()은 복소함수화기(25) 에서으로 복소함수화 되어 출력된다.Thus estimated phase offset ( ) Is the complex function The complex function is outputted as
그리고 곱셈기(26)에서는 상기 지연부(23)에서 출력된 신호와 상기 복소함수화된 값을 복소평면에서 곱셈하여 위상 오프셋을 보상한다.The multiplier 26 compensates the phase offset by multiplying the signal output from the delay unit 23 and the complex function in a complex plane.
이상에서 설명한 바와같은 본 발명의 디지털 반송파 동기기에 있어서는 다음과 같은 효과가 있다.As described above, the digital carrier synchronizer of the present invention has the following effects.
첫째, 전 위상 오프셋을 보상하기 위한 위상 오프셋 추정기에서 사인 테이블의 사인 체인지의 보상은 샘플을 더하는 가산기 입력에서 사인 비트만 마스크(Mask)하여 변환시키면 되도록 기존방식에 비하여 하드웨어 상의 복잡성이 크게 증가하지 않는다.First, the compensation of the sine change of the sine table in the phase offset estimator to compensate for the full phase offset does not increase the complexity of hardware significantly compared to the conventional method so that only the sine bits are masked and converted at the adder input to add the sample. .
둘째, 본 발명에 의한 반송파 위상을 보상하는 경우의 성능은 옵티멀 추정기(Optimal estimator)보다 다소 떨어지나 잡음비가 낮은 영역에서는 비슷한 정도로 성능을 보이며, 잡음비가 높은 영역에서는 다음과 같은 잡음비 로스(SNR Loss)으로 표현된다.Second, the performance of the carrier phase compensation according to the present invention is slightly lower than the optical estimator, but shows similar performance in the low noise ratio, and in the high noise ratio, the following noise ratio loss (SNR loss) is obtained. Is expressed.
그러나 이와같은 잡음비 로스는 위상 오프셋 추정기의 추정 메모리 길이를 조금 늘리면 보상이 가능하고 잡음비가 높은 영역에서는 위상 오프셋 추정 능력이 좋으므로 위상 변조 정도(degree of phase modulation)가 낮은 BPSK나 QPSK와 같은 신호에서는 충분히 사용가능하다.However, such noise ratio loss can be compensated by slightly increasing the estimated memory length of the phase offset estimator, and the phase offset estimating ability is good in a high noise ratio region. It is enough to use.
셋째, 지연부가 줄어들기 때문에 주파수 및 위상 오프셋 보상을 위한 시간지연이 없으므로 TDMA 방식의 전송 시스템에서 정보 전송율을 증가시킨다.Third, since the delay portion is reduced, there is no time delay for frequency and phase offset compensation, thereby increasing the information rate in a TDMA transmission system.
넷째, 곱셈기를 하나만 사용하므로 직접화할 경우 복잡성을 줄일 수 있어 TDMA와 같은 방식의 통신 방식에서 고집적 칩으로 구현할 때 많은 이점이 있다.Fourth, since only one multiplier is used, the complexity can be reduced when directly applied. Therefore, there are many advantages in implementing a highly integrated chip in a communication method such as TDMA.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026733A KR970009681B1 (en) | 1994-10-19 | 1994-10-19 | Digital carrier synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940026733A KR970009681B1 (en) | 1994-10-19 | 1994-10-19 | Digital carrier synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960016304A KR960016304A (en) | 1996-05-22 |
| KR970009681B1 true KR970009681B1 (en) | 1997-06-17 |
Family
ID=19395415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940026733A Expired - Fee Related KR970009681B1 (en) | 1994-10-19 | 1994-10-19 | Digital carrier synchronizer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970009681B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340412B1 (en) * | 1999-12-21 | 2002-06-12 | 이형도 | Method for compensating fine frequency offset of fast wireless local area network |
| KR100340413B1 (en) * | 1999-12-21 | 2002-06-12 | 이형도 | Method for compensating frequency offset fast wireless local area network |
| KR20160121908A (en) | 2015-04-13 | 2016-10-21 | 김문희 | Multipurpose dish |
-
1994
- 1994-10-19 KR KR1019940026733A patent/KR970009681B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960016304A (en) | 1996-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| G160 | Decision to publish patent application | ||
| PG1605 | Publication of application before grant of patent |
St.27 status event code: A-2-2-Q10-Q13-nap-PG1605 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| FPAY | Annual fee payment |
Payment date: 20030930 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20041119 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20041119 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |