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KR970007356B1 - 비트 직렬 장치 - Google Patents

비트 직렬 장치 Download PDF

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KR970007356B1
KR970007356B1 KR1019890001669A KR890001669A KR970007356B1 KR 970007356 B1 KR970007356 B1 KR 970007356B1 KR 1019890001669 A KR1019890001669 A KR 1019890001669A KR 890001669 A KR890001669 A KR 890001669A KR 970007356 B1 KR970007356 B1 KR 970007356B1
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adder
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terminal
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제이. 크리스토퍼 토드
Original Assignee
톰슨 컨슈머 일렉트로닉스 인코포레이티드
유진 엠. 휘태커
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    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation

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Abstract

내용없음.

Description

비트 직렬 장치
제 1 도는 본 발명을 구체화하는 필터링 및 서브 샘플링 장치의 개략 논리도.
제 2 도는 본 발명의 또다른 면을 구체화하는 파이프 라인형 합성 누산기(pipelinde compound accumulator)의 블록선도.
제 3 도는 제 2 도에 도시된 누산 장치의 한 셀의 개략 논리도.
제 4 도는 제 2 도의 장치에 의해서 공급된 샘플을 스케일링(scaling)하고 합성하여, 필터되고 서브 샘플된 2진 샘플을 발생시키기 의한 비트 직렬 회로의 개략 논리도.
제 5 도는 제 2 내지 4 도 에 도시된 장치를 설명하기에 유용한 클로킹 파형(c1ocking waveforms)도.
* 도면의 주요부분에 대한 부호의 설명
1l,15,19 : 가산기 12,16,20 : 게이트회로(gating circuit)
14,18,20 : 기억 소자(storage element) 59 : 시프트 레지스터
76,77 : 래치 79 : 게이트 버퍼
본 발명은 샘플된 데이타 신호의 샘플율(샘플링 속도)을 감소시키기 위한 장치에 관한 것이다.
아나로그 신호의 샘플된 데이타 표시는 종종 특정한 샘플속도로 발생되지만, 여러가지 이유로 저속도로 처리되고 있다. 그와 같은 장치의 일예는 디지탈 오디오 처리기(digital audio processor)이다. 아나로그 오디오신호는 고정밀도이지만, 비교적 간단한 회로로 디지탈화하기 위하여, 시그마-델타 변환기(sigma-delta converters)가 사용되고 있다.
그러나, 소정의 정밀도를 달성하기 위해, 시그마-델타 변환기 샘플속도는 오디오 주파수보다 훨씬 큰 크기로 하지 않으면 안된다. 고 샘플 주파수로 변환된 오디오 신호를 처리하는 것과 그 결과 그 변환된 신호가 처리전에 서브 샘플되는 것은 실용적이 아니고 또한 필요치도 않다. 그러나, 서브 샘플링전에, 베이스밴드(baseband) 신호내로의 고주파수 잡음의 혼입(aliasing)을 방지하기 위하여 그 변환된 신호를 필터하는것이 필요하다. 부가적으로, 단일 비트 샘플인 시그마-델타 변환된 샘플을 멀티비트 2진 샘플로 변환하여, 그들이 대부분의 종래의 2진 디지탈 회로를 사용하여 처리될 수 있도록 하는 것이 바람직하다.
필터링 및 서브 샘플링하는 과정은 소정의 수 또는 샘플치를 누산함으로서, 또한 그 누산된 값을 특정 간격으로 덤핑(dumping)함으로서 수행되는 것이 알려져 있다·이 덤프된 누산 값은 필터된, 즉, 서브 샘플된 신호를 형성한다. 아이이이 트랜잭선 온 커뮤니케이션스(IEE Transaction On Communicatlons) 제COM-29권, 제6호,1981년 6월호, 페이저 815 내지 830에 제임스 씨. 캔디(James C.Candy) 씨 등이 발표한 논문 "디지탈 필터링에 의한 음성 대역 부호화(A Voiceband Codec with Digital Filtertng)"에는 오버샘플한 다음 처리하기 전에 추출(서브 샘플)하는 오디오 장치가 기술되어 있다. 필터링 및 샘플링은 먼저, 저역통과 필터링이 뒤따르게 되는 2중 누산 및 덤프 처리(dump)를 수행한 다음, 또한 누산 및 덤프기능(dumphlnction)을 수행함으로 수행된다. 상기 캔디씨 등의 장치는 1샘플 기간 동안 누산된 값을 덤핑하고 그로써 입력 샘플링의 연속적인 처리를 가능케 하는데 유용한 병렬 비트 처리 소자를 사용하여 고속 데이타 속도의 신호의 2중 누산 및 덤프 기능을 수행한다. 그러나, 병렬 비트 처리 소자는 상당수의 장치를 필요로 하는 경향이 있다.
비트 직렬 처리 소자는 상기와 마찬가지의 처리 기능을 수행하기 위해 병렬 비트 소자 보다도 명목상 현저히 적은 수의 장치를 필요로 한다. 따라서, 비트 직렬 장치는 전 시스템을 단일 집적 회로상에 집적화하는데 용이하게 하는 이점이 있다.
예컨데, TV 스테레오 오디오 처리 시스템 전체를 단일 실리콘 다이상에 집적할 수가 있다. 그러나, 비트직렬 장치는 누산된 값을 판독하거나 또는 덤프하는데 필요한 시간 때문에 고속의 누산 및 덤프 기능을 수행하는데 유용하지 않은 경향이 있다. 예컨데, 10[MHZ]의 비트 속도로 일어나는 시그마-델타 단일 비트신호가 있다고 하고, 이것을 지수 100으로 서브 샘플하는 것이 바람직하다는 점을 고려하자. 샘플 누산 및 덤프 추출은 100 샘플씩의 연속하는 부분 집합을 가산하여 100[MHZ] 속도의 7비트 샘플올 형성하는 것을 필요로 한다. 그러나, 비트 직렬 누산기로부터의 7비트 누산값의 덤프하는데는 입력 신호의 7샘플 기간이 요구된다는 것을 이해해야 한다.
원리적으로는, 합성 누산 및 덤프 추출을 누산값을 출력하는데 다수의 샘플 간격을 필요로 한다. 상기출력 기간 동안, 누산 기능 및 덤프 기능간에는 부적합이 생긴다.
본 발명의 목적은 캔디씨 등에 의한 시스템보다도 간이화한 서브 샘플 시스템을 제공하고, 또한 비트 직렬 아키테처의 시스템을 실현하는데 있다.
[발명의 개요]
본 발명은 합성 누산 장치를 구비하는 서브 샘플링 시스템이다. 다수의 누산 회로가 종속 접속으로 배열되어 있다. 각각의 누산 회로에 있어서의 누산값은 소정의 기간으로 스케일되고, 상기 소정 기간의 배수 기간만큼 지연된 후, 합성되어, 서브 샘플 신호로 된다. 본 발명의 일 실시예에 있어서, 누산기의 종속 접속은누산 기능 및 덤프기능간의 부적합을 해소하기 위해 파이프 라인형 처리용으로 배열된 가산기와 래치에 의해 실현된다.
[상세한 설명]
아나로그 신호 및 디지탈 신호간을 변환하는 수단으로서 오버 샘플링(oversampling)은 고 데이타 속도로 처리하는 대가로 보다 낮은 정밀도로 샘플의 변환을 하게 한다. 상기 고속 샘플은 그 다음 서브 샘플링되어, 변환된 샘플의 처리를 또한 용이하게 한다. 신호의 해상도가 손실을 받지 않게 하기 위하여, 서브 샘풀된 신호는 명목적으로 원래 샘플보다도 높은 해상도(즉, 비트폭)의 샘플로 형성된다. 다시 말해서, 서브샘플된 신호의 명백한 양자화 오차는 오버 샘플된 샘플의 것보다도 작다. 만약, 오버 샘플된 신호가 저속신호를 발생하도록 간단히 추출되어졌다면, 오버 샘플된 신호의 큰 양자화 오차는 베이스 밴드 신호내에 혼입하는 양자화 잡음으로서 감속된 신호내에 나타나게 된다. 예컨대, 이중 루프 시그마 델타 변환기의 출력 신호의 양자화 잡음 스펙트럼은 주파수의 증가와 함께 주파수의 2승에 비례하는 크기로 증가한다.
T를 오버샘플링 주파수 fs의 주기라 하면,
Figure kpo00001
로 주어진 전달 함수 Hc(f)를 갖는 필터로 오버샘플된 신호를 필터링함으로써 상기 양자화 잡음은 그와 같은 혼입(ailiasing)을 방지하기에 충분할 정도로 저감될 수 있다.
상기 함수의 임펄스 응답의 형태는 제 1 도에서 출력 접속 OUT에 인접하게 표시되어 있다. 본 발명자는 합성 누산기로부터의 샘플을 구분적으로 선형 합성하는 것에 의해서 상기 전달 함수가 발생될 수 있다는 것을 발견했다. 상세히 설명하면, 오버샘플된 신호의 n개의 샘플로된 배타적인 그룹을 합계하는 3개의 종속 누산기의 샘플을 적당히 스케일 처리하고, 지연시키고 합성하여 상기 함수를 실현한다.
제 1 도를 참조하면, 도시된 회로는 회로소자의 적절한 선택에 의해서 임의 비트폭인 입력 샘플을 처리하도록 구성될 수 있다. 따라서, 제 l 도의 회로는 일반적으로 단일 비트의 입력 샘플이든 또는 복수 비트의 입력 샘플이든간에 처리할 수 있다. 본 회로는 입력 샘플의 누산을 수행하며, 그 결과의 출력 샘플은 명목상 입력 샘플보다는 큰 비트폭이며, 상기 출력 샘플은 필요에 따라 절단 처리(trulncated)될 수 있다.
제 1 도에 있어서, 각각의 소자가 복수개의 비트 샘플을 수용하도록 설계되었다고 가정하면, 예컨데, 가산기(11)와 래치(13 및 14)는 n을 누산된 샘플수라하고, x를 입력 샘플이 가정할 수 있는 최대값이라고 할때, nx와 동등한 값을 처리 또는 기억시키는데 충분한 비트폭을 갖도록 선택되며, 가산기(15) 및 래치(17 및 18)는 x·n(n+1)/2와 동등한 값을 처리 또는 기억시키는 비트폭을 갖도록 선택되고, 가산기(19) 및 래치(21및 22)는 x·n(n+1)(n+2)16와 동등한 값을 처리 또는 기억시키는데 층분한 비트폭을 갖도록 선택된다.
본 회로는 종속 접속된 3개의 누산기 I1,I2 및 I3를 구비하고, 그들 각각의 임펄스 응답 Hl, H2및 H3의 형태가 도면상에 표시되어 있다. 누산기 I1는 단지(10)에 공급된 n개의 입력 샘플의 배타적인 그룹을 합계하도록 구성된다.
누산기(I2)는 누산기 I1에 의해 공급된 배타적인 n개의 연속 총화의 배타적인 그룹을 가산하고, 누산기 I3는 누산기 12에 의해 공급된 n개의 연속 총화의 배타적인 그룹을 가산한다.
누산기 I1는 입력 단자(10)에 결합된 제1입력 접속 및 게이트 회로(12)를 걸쳐서 기억 소자(14)의 출력접속에 결합된 제2입릭 접속을 갖는 가산기(11)을 구비한다. 가산기(1l)의 출력 접속은 누산기 I2의 입력접속과 기억 소자(14)의 데이타 입력 접속에 결합된다. 기억 소자(14)는 가산기(11)에 의해 공급된 최신의총화를 연속적으로 가산기(11)의 제2입력에 공급하여, 단자(10)에 발생하고 있는 현재의 샘플과 가산되도록한다.
입력 샘플은 기억 소자(14)를 제어하는 클럭 신호 Fs와 동기한 주파수 fs로 단자(10)에서 일어난다. 게이트 회로(12)는 fs/n의 주파수를 갖는 제어 신호 Fs/n서에 의해 제어되어, 기억 소자(14)에 의해 공급된 출력을 클럭 신호 Fs의 연속적인 n-1개의 주기 동안, 즉, n-1개의 입력 샘플을 가산기(11)에 대하여 통과시킨다. n개의 입력 샘플의 각각의 그룹화의 제1샘플 주기 동안에, 게이트 회로(12)는 가산기(11)의 제2입력 접속에 제로(0) 값을 공급하여 그 누산된 값을 확실히 제로(0)로 리셋한다. 기억 소자(14)의 출력 접속에 결합된 또한 기억 소자(13)는 신호 Fs/n에 의해서 동시에 제어되어, n개의 최종 발생 입력 샘플의 누산된 값을 기억한다. 누산기 I2 및 I3는 누산기 I1과 유사하게 구성되고, 동일한 방법으로 동작한다.
기억 소자(13)는 n개의 입력 샘플의 배타적인 그룹의 총화 S1을 나타내는 샘플 S1을 주파수 fs/n으로 공급한다. 이 총화 S1은 다음과 같은 식으로 주어진다.
Figure kpo00002
여기서, Xi는 n개의 입력 샘플의 배타적인 그룹내의 제i번째 입력 샘플값이다.
기억 소자(17)은 누산기(I2)에 의해 발생되는 샘플 S2를 주파수 Fs/n에서 공급한다. 샘플 S2의 값은 다음식으로 주어지며, 즉
Figure kpo00003
상기 값은 입력 샘플의 선형 가중된 총화에 상당한다.
기억 소자(21)는 누산기 I3에 의해 발생되는 샘플 S3를 주파수 fs/n에서 공급한다. 샘플 S3의 값은 다음식으로 주어지며, 즉
Figure kpo00004
상기 값은 입력 샘플의 2차적으로 가중된 총화에 상당한다.
누산기 I2, I3 및 I3는 입력 샘플을 n개 마다 적분하고 덤프하기 때문에, 그들 각각의 임펄드 응답 Hl, H2 및 H3는 단지 n개의 샘플에 대해서만 연장한다. 그러나, 소정의 전달 함수 Hc의 임펄스 응답은 3n 샘플을 포함하도록 나타낸다. 따라서, 상기 전달 함수(임펄스 응답)를 실현하기 위해, 출력 샘플내에 3n 샘플을 합치는 것이 필요하다. 상기는 n개의 입력 샘플로된 3개의 연속 그룹에 대응하는 총화 S1, S2 및 S3를 합성함으로서 실행한다. 상세히 설명하면, 전달 함수 Hc는 현재의 신호 S3와 현재의 샘플 직전에 일어난 샘플 S1, S2, S3을 n(n+1)/2:n:-2의 비로 또한, 현재의 샘플전에 2개의 서브 샘플 주기를 일으키는 샘플 S1, S2, S3을 n(n-1)2:-n:1의 비로 합성함으로써 실현된다. 종래의 "Z" 변환법에 있어서, 출력 샘플 So는 다음식으로 주어지며,
Figure kpo00005
여기서, Z-1는 n 입력 샘플 주기 또는 1서브 샘플 주기의 지연 기간을 나타낸다.
상기 합성 함수는 소자(25 내지 34)에 의해서 성취된다. 신호 S1는 가증 소자(25 및 26)에 공급되어 제각기 계수 n(n-1)/2 및 n(n+1)/2로 스케일된다. 신호 S2는 가중 소자(27 및 30)에 공급되어 계수 n로 스케일된다. 신호 S3는 가중 소자(32)에 공급되어 계수 2로 스케일된다. 신호 S3와, 소자(27)에 있어서의 계수 n으로 스케일된 신호 S2와, 소자(25)에 있어서의 계수 n(n-1)/2로 스케일된 신호 S1는 합성 소자(28)에서 합성되어 합성 신호 S3-nS2+(n(n-1)μ)S1로 된다. 상기 함성 신호는 지연 소자(29)에 결합되며, 이 지연 소자(29)는 1서브 샘플 주기 만큼 합성 신호를 지연시켜 신호 (S3-nS2+Sln(n-1)/2)Z-1를 발생한다. 지연 소자(29)로부터의 합성되고 지연된 샘플, 소자(32)에 있어서의 2로 스케일로된 신호 S3, 소자(30)에 있어서의 n으로 스케일된 신호 S2 및 소자(26)에 있어서의 n(n+1)/2로 스케일된 신호 S1는 합성 회로(3l)에서 합성되어 다음식과 같은 신호가 발생된다.
Figure kpo00006
상기 신호는 지연 소자(33)에 결합되고 이점에서 1서브 샘플 주기만큼 지연된다. 지연 소자(33)의 출력은 가산기(34)에서 신호(S3)와 합성되어 식(5)로 경의된 소정의 신호가 발생된다.
회로 설계의 본 분야에 숙련된 사람이면 누산기를 구비한 소자가 오버 샘플속도로 동작해야 한다는 것을 알 것이다. 그러나, 회로의 다른 부분은 보다 낮은 서브 샘플 속도로 동작하며, 그들 회로 소자에 대한 설계상의 제한이 완화된다.
제 2 내지 4 도 에 도시된 장치는 비트 직렬 장치를 이용하는 필터링 및 추출 처리를 실행하는데 특히 유리한 구성을 갖는다. 제 2 도는 단일 비트의 오버 샘플된 입력 샘플로부터 3개의 누산된 총화를 발생하는 비트 직렬 파이프 라인형 합성 누산기를 도시한다. 제 2 도의 장치는 대체적으로 제 1 도의 누산기 I1,I2 및 I3에 대응하지만, 생성되는 각각의 출력은 S1, S2 및 S3가 아닌 S1,2S2 및 4S3이다.
제 2 도에 있어서, 단자(50)에 공급된 오버 샘플된 신호는 다수의(동 도면에서는 6) 1비트 가산기 회로를 구비하는 소자(52)에 결합된다. 가산기 회로는 서로 동일하고 제 3 도에 상세하게 도시되어 있다. 각각의 가산기 회로는 외부 가산 입력 단자 A, 내부 피가산 입력 단자 B 및 캐리 입력 단자 CI를 갖는 합산 회로(75)를 구비한다. 상기 합산 회로는 클럭 래치(77)의 데이타 입력 D에 결합되어 있는 1비트합 출력과 클럭래치(76)의 데이타 입력에 결합되어 있는 캐리 출력을 발생한다. 래치(76) 및 (77)는 각각의 클럭 입력 단자 CL를 가지며, 그 단자에는 클럭 주파수 fs의 클럭 신호 Fs가 인가된다.
따라서, 상기 합 출력 및 캐리 출력은 콜럭 주파수 fs의 1주기만큼 지연되고 데이타 출력 단자 DO 및 캐리 출력 단자 CO에 제각기 공급된다. 래치(77)로부터의 지연된 합 출력은 또한 게이트 제어된 버퍼(79)에 공급되고 AND 게이트(78)를 거쳐서 피가산 입력 단자(B)에 공급된다. 스트로브 입력 단자(S)에는 외부에서 발생된 스트로브 신호가 공급된다. 스트로브 입력 단자는 게이트 제어된 버퍼의 제어 입력 단자와 AND 게이트(78)의 제2입력 단자에 결합된다. 스트로브 신호는 n개의 샘플 주기중 1샘플 주기 동안 낮게 유지되고 n개의 샘플 주기중 각 그룹의 나머지 샘플 주기동안 높게 유지된다. 스트로브 신호의 낮은 값은 래치(79)에서 유지되어 있는 현재의 값을 스트로브된 데이타 출력 단자 SDO에 결합하도록 게이트 제어된 버퍼(79)를 제어한다. 스트로브 신호의 높은 값은 고 임피던스 출력을 단자 SDO에 제공하도록 게이트 제어된 버퍼(79)를 제어한다. 스트로브 신호의 낮은 값은 제로값을 피가산 입력 단자 B에 공급하도록 AND 게이트(78)를 제어하여, 가산기 회로를 확실하게 리셋한다. 상기는 n개의 입력 샘플 주기마다 1회 일어난다. 스트로브의 높은 값은 AND 게이트(78)를 제어하여 래치(77)로부터 지연된 합출력을 피가산된 입력 단자(B)에 공급하도록 한다. 상기는 가산기 회로가 l비트 누산기로서 동작하는 시간 동안에 각각의 n개의 입력샘플 주기의 연속 그룹중 n-1 주기 동안 일어난다.
제 2 도를 다시 참조하면, 다수의 가산기(52)는 인접한 가산기 회로의 캐리 인(carry-in) 단자 CI에 결합된 1개의 가산기 회로의 캐리 아웃(carry-out) 단자 CO와 병렬로 결합되어 있다. 가장 좌측의 가산기 회로(520)의 캐리인 단자는 논리 제로값의 전위점에 결합되어 있다. 가산기 회로(520)의 가산 입력 단자 A는입력 단자(50)에 결합되어 있다. 소자(52)내의 나머지의 가산기 회로(521 내지 525)의 가산 입력 단자 A는 논리 제로 전위점에 결합되어 있다. 모든 가산기 회로(520 내지 525)가 스트로브된 데이타 촐력 단자 SDO는 공통 출력 버스(70)에 결합되어, 버스(70)에는 신호 S1이 발생된다.
각각의 가산기 회로의 데이타 출력 단자 DO는 제2 다수의 가산기 회로(53)의 각각의 가산 입력 단자 A에 결합되어 있다. 가산기 회로(520 내지 525)의 스트로브 입력 단자는 제각기 직렬-입력-병렬-출력 시프트 레지스터(59)의 출력 접속 P1 내지 P6에 결합되어 있다. 시프트 레지스터(59)는 오버 샘플 주파수 fs에서 클럭 제어된다. 지속 시간이 1/fs인 신호 Fs/n는 n개의 입력 샘플 주기마다 레지스터의 직렬 입력 단자에 인가된다. 신호 Fs/n의 반전값은 순차로 증가하는 번호가 매겨진 출력 단자 P1 내지 P6에 순차 출력한다(제 5 도 참조).
레지스터(59)에 인가된 입력 펄스는 n개의 입력 샘플로 된 각 그룹의 제1, 제2 등 입력 샘플 주기 등안에 네가티브 진행 펄스가 출력 P1, P2 등에 일어나도록 타이밍으로 된다. 이들의 펄스는 각각의 가산기 단(스테이지)(520 내지 5万)를 순차적으로 리셋함과 동시에 각각의 래치(77)에 기억된 데이타를 최하위의 비트 rSB가 최초로 일어나고 최상위 비트 MSB가 최후로 일어나도록 비트 직렬 포맷으로 출력 접속(70)에 순차 스트로브 한다. 입력 값이 논리고 또는 논리적이기 때문에, 비트 직렬 출력은 무부호된 2진 포맷으로 된다. 펄스 P6에 의해서 가산기(525)의 출력에 데이타 비트가 스트르브되는 결과로, 출력 접속(70)은 논리저값에 클램프(clamped)된다. 이 클램프 기능은 세트-리샛 플립플롭(56)과 게이트 제어 버퍼(58)에 의해수행된다. 시프트 래지스터(59)로부터의 펄스 P7에 응답하여, 플립플롭(56)은 게이트 제어 버퍼(밋)가 접속(70)을 제로하고, 또, 펄스 P1에 응답하여 게이트 제어 버퍼(58)를 6개의 입력 샘플 주기 동안 고임피던스 상태로 하며, 소자(52)내에 누산된 값이 판독되도록 한다.
소자(52)의 데이타 출력 단자 DO는 가산기 회로(530 내지 539)를 구비하는 소자(53)의 각각의 가산 입력 단자 A에 결합되어 있다. 가산기 회로(530 내지 539)는 제3도에 도시된 가산기 회로와 동일하며, 복수비트 가산 입력이 있고 대다수의 단(stages)이 있어, 큰 종화를 취급하는 점을 제외하고는, 소자(52)내의 가산기 회로(520 내지 525)와 같은 유사한 방법으로 상호, 결합되어 있다. 부가적으로, 소자(53)의 제1 및 연속단에 인가된 스트로브 펄스는 소자(52)의 제1 및 연속단에 인가된 스트로브 펄스에 대하여 1샘플 주기만큼 지연된다. 소자(530 내지 539)의 스트로브 데이타 출력 단자는 출력 접속(72)에 결합되어 있다. 플립플롭(60) 및 게이트 제어 버퍼(62)가 설치되어 있어서, 가산기 회로(539)로부터 스트로브된 데이타에 계속해서 개시하고 시프트 레지스터(59)의 단자 P2로 다음 펄스가 발생하는 주기 동안 출력 접속(72)을 저로 하도록 한다.
가산기 회로(530 내지 539)의 데이타 출력 단자 DO는 소자(54)의 각각의 연속적인 가산기 회로의 가산입력 단자 A에 결합되어 있다. 소자(54)는 한층 큰 누산된 값을 수용하기 위해 한층 큰 수의 가산기 회로가 이용되는 것올 제외하고는, 소자(52 및 53)의 부가 회로와 유사하게 접속된 다수의 가산기 회로를 구비한다. 부가적으로, 소자(54)의 제1 및 연속 가산기 회로에 인가된 스트로브 펄스는 소자(53)의 제1 및 연속가산기 회로에 인가된 스트로브 펄스에 대하여 1샘플 주기가 지연된다. 소자(궈)의 각각의 가산기 회로의 스트로브 된 데이타 출력 단자 SDO는 출력 접속(74)에 결합되어 있다.
소자(52)는 단일 비트 증분기로서 구성되어 있으며, 내부에 기억된 값을 단일 비트 입력의 값만큼 증가시킨다. 6개의 단을 갖는 소자(52)는 최대 26-1의 1비트 입력 샘플까지의 누산기이다.
소자(53)는 복수 비트 증분기이다. 소자(53)는 내부에 기억된 값을 소자(52)에 의해 공급된 연속값에 따라 증분시킨다. 유사하게, 소자(54)는 소자(53)에 의해 공급된 연속값을 누산하도록 구성된 복수 비트 증분기이다.
각각의 가산기 회로의 캐리 출력 및 총화 출력은 각각의 래치 회로(77 및 76)을 거쳐서 각각의 출력 단자 DO 및 CO에 결합되어 있다. 이것으로 각각의 가산기 회로에는 1샘플 주기의 전송 지연이 일어난다. 따라서, 누산될 샘플의 공급과 각각의 누산된 값의 발생간에 대기시간이 있다. 소자(52,53 및 54)의 각각에도유사한 지연이 있으므로, 소자(52)에 의한 데이타 출력은 소자(53)에 의해 수용용으로 정확하게 일렬된 시간이며, 소자(53)에 의한 데이타 출력은 간단히 언급된 바와같이 스트로브 펄스의 연속을 배치하는 것과 소자(54)로 수용용으로 정확하게 일렬된 시간이다. 더욱이, 누산된 값을 생성하는 대기시간이므로, 각각의 소자(52 내지 54)내의 각각의 가산기 회로는 소자내에 발생된 임의 데이타의 손실없이 비트 직렬 누산 값을 발생하도록 순차 스트로브된다. 최종적으로, 데이타를 누산기로부터 판독하는 동안에, 가산기 회로는 오버샘플 속도로 연속적으로 리셋하기 때문에, 입력 샘플을 잃음 없이 즉, 누산 함수 및 데이타 판독 함수간에는 부적합이 없다.
그러나, 누산된 값의 LSB에 대해서, 소자(52)의 입력 및 출력간과, 소자(53)의 입력 및 출력간과, 소자(54)의 입력 및 출력간에는 1샘플 지연이라는 것을 주목하자. 이들 지연에 대해 수용하기 위해, 소자(53)은 소자(52)보다 늦은 1샘플 주기가 스트로브되고 소자(54)는 소자(53)보다 늦은 1샘플 주기가 스트로브된다.따라서, 소자(52)에 의해 발생된 누산값의 연속 비트 및 LSB는 제각기 소자(53 및 54)에 의해 발생된 가산값의 연속 비트 및 LSB의 것보다 빠른 1 및 2 클럭 주기가 일어난다. 상기 타이밍으로 하는 차이는 소자(52)에 의해 제공된 값에 대하여, 소자(53 및 54)에 의해 제공된 값의 1 및 2의 유효 위치의 비트 시프트를 일으킨다. 이들 타이밍의 차이 때문에, 접속(70,72 및 74)상의 출력은 제 1 도의 회로에 의해 발생된 누산된값 S1, S2, S3에 대하여 값 S1, S2의 2배 및 S3의 4배에 대응한다.
신호 S1,2·S2 및 4·S3 및 제 4 도에 도시된 전형적인 스케일링 및 합성 회로에 결합된다. 제 4 도의 회로는 35:1 서브 샘플링/필터 시스템용으로 설계되었다. 가중 계수 n(n-1)/2, n(n+2)/2 및 n는 n=35가 정확하다.
제 4 도에서의 회로 소자는 오버 샘플링 클럭 Fs에 동기한 클럭 제어 모드로 동작한다. 가산기와 감산기(108,114,116,120 내지 124,128,132 내지 136 및 140 내지 144)는 1비트 직렬 가산기 및 감산기이며, 이들은 신호 Fs로 연속적으로 클럭 제어된다. 이들의 가산기 및 감산기는 한쌍의 입력 비트의 공급 및 합 또는 차비트의 출력간에 1샘플 지연을 부여한다. 소자(100,102,104,118,130 및 138)는 지연 소자이며, 공급된 샘플에 대하여 제각기 클럭 Fs의 2,1,1,4,4 및 4주기 만큼의 지연을 부여한다. 이들의 지연 소자도 신호 Fs로 클럭 제어된다. 소자(112 및 126)은 각각의 35단의 직렬 시프트 레지스터이다. 시프트 레지스터(110)은 28단의 직렬 시프트 레지스터이다, 시프트 레지스터(110,112 및 126)은 l/fs의 사이클 주기를 갖는 지속 신호 CCS에 의해 클럭 제어된다. 시프트 레지스터(l26 및 112)는 제 1 도의 지연 소자(29 및 33)에 제각기 대응한다. 시프트 레지스터(110)은 출력 신호를 표준화하기 위해 구비된다.
제 1 도에 도시된 각각의 가중 회로는 제 4 도의 회로에 합병된 형태로 실현된다. 가중은 각각의 샘플의 비교적 지연된 버젼(Version)을 가산하거나 또는 감산하는 처리로 수행된다. 비트 직렬 샘플을 b비트 주기만큼 지연시키는 것은 그 샘플의 비트를 비지연 샘플에 대하여 보다 상위의 b비트 위치로의 비트 시프팅 효과를 갖는다. 비지연 샘플에 대하여, 그 지연된 샘플은 비지연 샘플의 값의 2배의 값을 갖는다.
따라서, 샘플 S 및 지연된 버전의 샘플(2bS)이 가산 또는 감산된다면, 그 합 및 차의 값은 제각기 S(1+2b)및 S(1-2b)로 된다. 그러나, 제 4 도의 가산기 및 감산기에는 고유의 1비트 지연이 있기 때문에, 이들 소자에의해서 공급된 대응하는 합 및 차는 제각기 21S(1+2b) 및 21S(1-2b) 또는 S(2+2b+1) 및 S(2-2b+1)로 된다.샘플의 상대적인 가중을 확립하도록 사용된 타이밍 기준은 신호 S1의 LSB의 발생 또는 신호 P1의 발생이다.
제 2 도의 회로로부터 제 4 도의 회로에 공급된 신호가 S1,2S2,4S3이라는 것을 상기하면, 감산기(144)의 출력(S144) 및 가산기(124)의 출력(S124)은 다음과 같이 증명될 수 있다. 즉
S124 =S1(25+26+29+211+214)-S2(25+26+210) +S3(25) S144=S1(26+27+29+210+211+214) +S2(25+26+210)-26S3 (8)신호 S144 및 시프트 레지스더(126)에 의해 1서브 샘플 주기가 지연된 신호 S124는 가산기(128)에서 합성되어, 다음식으로 주어진 신효 S128를 발생한다. 즉,
S128=2(S144+S124Z-1) (9)
지연 소자(100,102 및 104)내에서 4비트 주기만큼 지정된 신효 4(S3)는 시프트 레지스터(112)내에서 1서브샘플 주기만큼 저연된 신호 S128와 가산기(108)내에서 합성되어, 다음식으로 주어진 신호 S108를 발생한다. 즉,
S108 = 2 [4S3(24+S128Z-1) (10)
식(10)에 식(7 내지 9)을 대입하면, 신호 S108은 소망의 신호 값보다 계수 21 만큼 큰 것을 나타낸다. 신호 S108은 이것을 28단의 시프트 레지스터(110)에 인가하고, 1서브 샘플 주기 만큼 지연됨에 따라 시프트 레지스터(110)로부터 출력 신호 샘플을 처리함으로써 계수 2-7만큼 스케일된다. 각각의 샘플의 1SB용으로 선택된 타이밍 기준에 대하여, 28클럭 주기의 지연은 출력 샘플의 비트를 보다 하위측으로 향하여 7유효비트 위치 만큼 전진하는 작용을 한다. 샘플 비트를 하위측으로 7위치 시프트시키는 것을 그 샘플을 2-7만큼 스케일하는 것이다.
제 2 내지 4도에 대해 설명된 전형적인 장치에 있어서, 가산기, 감산기 및 지연 소자(100 내지 106,103 및138)는 모두 각각의 서브 샘플 주기의 종단에서 제로값을 포함한다. 그러나, 대응하는 소자가 잔류값을 포함하는 다른 장치가 구성될 수 있다. 상기의 경우에 있어서, 각각의 서브 샘플된 주기의 개시 직전에 각 회로 소자를 제로로 리셋하는 수단을 설치할 필요가 있다. 회로 설계 분야에 숙련된 사람은 상기와 같은 리셋 함수를 용이하게 합병할 수 있다.
제 2 도에서의 전형적인 실시예는 단일 비트 입력 접속을 갖는 것이 도시되어 있다. 상기는 입력 신호의 1SB를 가장 좌측의 가산기 회로(520)에 결합하고, 그것에 의해 증가하는 상위 비트를 소자(52)내의 상승하는 순서로 순차 번호가 매겨진 가산기 회로에 결합되어, 복수 비트 병렬 비트 입력 접속에 확장할 수 있다. 소자(52,53 및 54)내의 병렬 접속 가산기 회로의 수는 물론 예상된 최대 누산값에 적응하도록 조정되게 된다.

Claims (4)

  1. 샘플된 데이타 신호를 필터링하며, 상기 샘플된 데이타 신호를 수신하기 위한 샘플된 데이타 입력 포트(50) 및 직렬 출력 포트(70)를 포함하는 누산기를 구비한 비트 직렬 장치에 있어서, 캐리 입력(CI), 캐리출력(CO), 가산된 입력(A), 피가산된 입력(B) 및 합 데이타 단자(DO)를 갖고, 상기 합 데이타 단자(DO) 또는 기준값을 상기 피가산된 입력 단자(B)에 선택적으로 결합하는 수단(77,78)을 구비하는 다수의 가산기 회로와, 상기 가산기 회로(520,521,522,523,524,525)가 순차 번호 순으로 1 내지 N개이며, 1번째 가산기 회로의 캐리 입력 단자가 결합되고, 각 가산기 회로의 캐리 출력 단자가 그 다음의 높은 순차 번호순으로 가산기 회로의 캐리 입력 단자에 결합되고, 적어도 1번째 가산기 회로의 가산 입력(A) 단자가 상기 샘플된 데이타 입력 포트(50)에 결합되고, 상기 샘플된 데이타 입력 포트에 결함되어 있지 않은 가산기 회로의 가산 입력단자가 기준값에 결합되어 있는 정수 N개의 상기 가산기 회로를 병렬로 접속하는 수단(70)과, 각각의 합 데이타 단자를 상기 직렬 출력 포트에, 가산기 회로의 순차 번호순으로 순차 결합하는 수단(59)을 포함하는 것을 특징으로 하는 비트 직렬 장치.
  2. 제 1 항에 있어서, 상기 누산기는, N보다 큰 정수 M인, M개의 상기 가산기 회로(530, 531,532,533,534,멋5,536,537,538,539)를 병렬로 접속하는데, 상기 M개의 가산기 회로가 순차 번호순으로 1 내지 M개이며, 1번째 가산기 회로의 캐리 입력 접속이 기준값에 결합되고, 각각의 가산기 회로의 캐리 출력 접속이 그 다음 높은 순차 번호순으로 가산기 회로의 상기 캐리 입력 접속에 접속되고, M개의 병렬 접속된 가산기 회로중제1의 N개의 회로의 가산 입력 접속이 그들의 대응하는 순차 번호순서에 따라 N개와 병렬 접속된 가산기 회로의 합 데이타 단자(DO)에 결합되고, N개의 병렬 접속된 가산기 회로의 합 데이타 출력 단자에 접속되어 있지 않은 M개의 별렬 접속된 가산기 회로중 나머지 회로의 가산입력이 기준값에 각각 접속되는 수단과, 또다른 직렬 출력 포트(72)와, 각각의 합 데이타 단자를 상기 또 다른 직렬 출력 포트에, 가산기 회로의 순차 번호순으로 순차 결합하는 상기 수단(59)를 더 구비하는 것을 특징으로 하는 비트 직렬 장치.
  3. 제 1 항에 있어서, 각각의 상기 가산기 회로는 캐리 입력, 캐리 출력, 가산된 입력, 피가산된 입력, 데이타 출력, 스트로브(S) 및 스트로브된 데이타 출력 단자(SDO)를 갖는 1비트 가산기이며, 상기 가산기는 캐리 출력 신호를 상기 캐리 출력 단자에 공급하고 합 출력 신호를 상기 데이타 출력 단자에 공급하며, 상기 캐리 출력 신호 및 합 출력 신호는 상기 풀 가산기의 입력에 공급된 샘플에 대하여 1입력 샘플 주기 만큼 지연되며 상기 가산기 회로는 상기 스트로브 입력 단자에 결합된 각각의 제어 입력 C 접속을 갖고, 상기 지연된 합 출력 신호를 수신하도록 결합된 각각의 입력 단자를 갖는 제1의 게이트 수단(79) 및 제2의 게이트 수단(78)을 더 구비하며, 상기 제1의 게이트 수단(79)은 스트로브 신호의 제1상태에 응답하여, 상기 지연된 합 출력 신호를 상기 스트로브된 데이타 출력 단자에 결합하고, 상기 스트로브 신호의 제2상태에 응답하여 고 임피던스를 나타내며, 상기 제2게이팅 수단(78)은 상기 스트로브 신호의 상기 제2상태에 응답하여 상기 지연된 합 신호를 상기 피가산된 입력 단자에 결합하고, 상기 스트로브 신호의 상기 제1상태에 응답하여 제로값을 상기 피가산된 입력 단자에 결합하는 것과, 상기 스트로브된 데이타 출력 단자(SDO)는 제1공통 출력 버스(70)에 결합되는 것과, 다수의 쌍안정 신호를 발생하는 상기 수단(59)은 그들의 순차 번호순으로 증가하는 순서로 상기 가산기 회로를 순차 스트로빙하는 상기 가산기 회로의 각각의 스트로브 입력단자에 결합되는 것을 특징으로 하는 비트 직렬 장치.
  4. 제 3 항에 있어서, 상기 누산기는, N보다 큰 정수 M개의 상기 가산기 회로를 병렬로 접속하는데, 상기 M개의 가산기 회로가 순차 번호순으로 1 내지 M개이며,1번째 가산기 회로의 캐리 입력 단자가 논리적인 제로값에 결합되고 각각의 가산기 회로의 캐리 출력 단자가 그 다음 높은 순차 번호순으로 가산기 회로의 캐리 입력 단자에 결합되고, 상기 스트로브된 데이타 출력 단자가 제2공통 출력 버스에 결합되고, M개의 병렬 접속된 가산기 회로중 제l의 N개의 회로의 가산된 입력 단자가 그들의 대응하는 순차 번호순서에 따라 N개의 병렬 접속된 가산기 회로의 데이타 출력 단자에 결합되고, N개의 병렬 접속된 가산기 회로의 데이타 출력 단자에 접속되어 있지 않은 M개의 병렬 접속된 가산기 회로중 나머지 회로의 가산된 입력 단자가 논리적인 제로값에 각각 접속되는 수단과, 상기 M개의 병렬 접속된 가산기 회로가 그들의 순차 번호순으로 증가하는 순서로 스트로브되도록 다수의 쌍안정 신호를 발생하는 상기 수단(59)에 상기 M개의 병렬접속된 가산기 회로의 스트로브 단자(S)를 결합하는 수단(P2,P3,P4,P5,P6,P7,P8,P9,P10,P11)을 더 구비하는 것을 특징으로 하는 비트 직렬 장치.
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