KR970006974B1 - Capacitor Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
내용없음No content
Description
제1도 내지 제3도는 종래방법에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.1 to 3 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device by a conventional method.
제4도 내지 제8도는 본 발명의 일 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.4 through 8 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
제9도 내지 제12도는 본 발명의 다른 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.9 through 12 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with another embodiment of the present invention.
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 고용량의 셀 커패시턴스를 확보할 수 있는 반도체장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly to a method for manufacturing a capacitor of a semiconductor device capable of securing a high capacitance of cell capacitance.
다이나믹 RAM에 있어서, 셀 커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 이는 결과적으로 셀 커패시터 면적의 감소를 초래하였으므로, 집적도의 증가와 더불어 단위 면적에 확보되는 정전용량의 증가는 필수적이다.In the dynamic RAM, the increase in cell capacitance contributes to improving the memory characteristics of the cell because it increases the readability of the memory cell and reduces the soft error rate. As the density of memory cells increases, the area occupied by a unit cell in one chip decreases, which in turn results in a decrease in the cell capacitor area. Therefore, an increase in the capacitance and an increase in capacitance secured in a unit area is essential. .
최근, 셀 커패시턴스를 증가시키기 위한 많은 연구 보고들이 계속되어 왔는데, 이들의 대부분을 셀 커패시터를 구성하는 스토리지전극의 구조에 관한 것으로, 핀(Fin)구조, 박스(Box)구조, 원통전극(Cylindrical Electrode)구조 및 링(Ring)구조 등이 그 주류를 이루고 있다. 하지만, 스토리지전극의 구조를 개선하여 셀 커패시턴스를 증가시키고자 하는 시도는 디자인룰(design rule)의 한계, 복잡한 공정등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었으므로, 이들 문제점을 극복하는 새로운 셀 커패시더의 제조방법에 대한 필요성이 더욱 높아져 갔다Recently, many research reports have been conducted to increase the cell capacitance, most of which are related to the structure of the storage electrode constituting the cell capacitor, including the fin structure, the box structure, and the cylindrical electrode. ) And ring structure is the mainstream. However, attempts to increase the cell capacitance by improving the structure of the storage electrode have been pointed out by problems such as limitations of design rules and complicated processes, and have been skeptically evaluated for their manufacturability. The need for a method of manufacturing a new cell capacitor to overcome has become even higher.
이에 따라, 셀 커패시턴스를 스토리지전극의 구조 개선에 의존하지 않고 스토리지전극을 구성하는 물질 자체의 특성을 이용하여 증가시키는 방법이 제안되었다. 즉, 문헌 『Extended Abstracts of the 22nd oSolid State Device and Materials,1990. pp869∼872(Yoshio Hayashide, et. al.) and pp873∼876(H.Watanabe. et.al.)』에는 울퉁불퉁한 표면을 갖는 다결정실리콘을 이용하여 스토리지전극의 표면적을 증가시키고자 하는 기술이 개시되어 있다. 상기한 방법은, 스토리지전극의 다결정실리콘층 두께가 표면 모폴로지(morphology)의 주요 인자가 되므로, 다양한 구조의 커패시터를 제조하기가 어렵다.Accordingly, a method of increasing cell capacitance using characteristics of the material constituting the storage electrode without increasing the structure of the storage electrode has been proposed. In other words, Extended Abstracts of the 22nd Solid State Device and Materials, 1990. pp. 869-872 (Yoshio Hayashide, et. al.) and pp873-876 (H. Watanabe. et. al.) disclose a technique for increasing the surface area of a storage electrode using polycrystalline silicon having an uneven surface. It is. In the above method, since the thickness of the polysilicon layer of the storage electrode becomes a major factor of the surface morphology, it is difficult to manufacture capacitors of various structures.
또한, 미국특허 제5,043,780호에는, 다결정실리콘을 산화시킬때 상기 다결정실리콘의 그레인 경계(grain boundary)를 따라 산화율이 빠른 점을 이용하며 스토리지전극의 표면적을 증가시키고자 하는 기술이 개시되어 있다.In addition, U.S. Patent No. 5,043,780 discloses a technique for increasing the surface area of a storage electrode using a high oxidation rate along the grain boundary of the polysilicon when oxidizing the polycrystalline silicon.
제1도 내지 제3도를 참조하여 상기 기술에 의한 반도체장치의 커패시터 제조방법을 설명한다.A capacitor manufacturing method of the semiconductor device according to the above technique will be described with reference to FIGS. 1 to 3.
필드산화막(2)에 의해 활성영역 및 분리영역으로 구분된 반도체기판(1)의 상기 활성영역에, 소오스영역(3a), 드레인영역(3b) 및 게이트전극(3c)을 구비한 트랜지스터를 형성한 후, 상기 게이트전극을 절연시키기 위한 목적으로 산화막을 증착하고 이를 이방성식각하여 상기 게이트전극(3c)의 상단 및 측면에 산화막스페이서층(4)을 형성한다.A transistor having a source region 3a, a drain region 3b, and a gate electrode 3c is formed in the active region of the semiconductor substrate 1, which is divided into an active region and an isolation region by the field oxide film 2; After that, an oxide film is deposited and anisotropically etched to insulate the gate electrode, thereby forming an oxide spacer layer 4 on the top and side surfaces of the gate electrode 3c.
이어서, 결과물 상에 불순물이 도우프된 다결정실리콘층(5)을 증착한 다음, 습식산화 공정을 실시하여 상기 다결정실리콘층(5)의 표면이 울퉁불퉁 하도록 만든다. 이때, 상기 습식산화 공정은 울퉁불퉁한 표면을 갖는 상기 다결정실리콘층(5)상에 중간산화층(6)을 형성한다(제1도).Subsequently, a polysilicon layer 5 doped with impurities is deposited on the resultant, and then wet oxidation is performed to make the surface of the polysilicon layer 5 uneven. At this time, the wet oxidation process forms an intermediate oxide layer 6 on the polysilicon layer 5 having an uneven surface (FIG. 1).
다음에, 상기 중간산화층(6)을 습식식각으로 제거함으로써, 상기 다결정실리콘층(5)의 울퉁불퉁한 표면(5a)이 노출되게 한다(제2도).Next, by removing the intermediate oxide layer 6 by wet etching, the bumpy surface 5a of the polysilicon layer 5 is exposed (FIG. 2).
이어서, 사진식각공정으로 상기 다결정실리콘층을 각 셀 단위로 한정되도록 패터닝함으로써, 그 표면이 울퉁불퉁한 스토리지전극(50)을 형성한다. 다음에, 상기 스토리지전극(50)이 형성된 결과물 상에 실리콘질화막과 다결정실리콘층을 차례로 증착하고 이들을 사진식각공정으로 패터닝함으로써, 스토리지전극(50), 유전체막(60) 및 플레이트전극(70)을 구비한 커패시터(C)를 판성한다(제3도).Subsequently, the polysilicon layer is patterned to be limited to each cell unit by a photolithography process, thereby forming a storage electrode 50 having an uneven surface. Next, the silicon nitride film and the polycrystalline silicon layer are sequentially deposited on the resultant on which the storage electrode 50 is formed, and patterned by the photolithography process to thereby form the storage electrode 50, the dielectric film 60, and the plate electrode 70. The capacitor C provided is formed (FIG. 3).
상술한 종래방법에 의하면, 다결정실리콘층을 산화시켜서 그 표면을 울퉁불퉁하게 형성하기 때문에, 커패시터 스토리지전극의 표면적을 용이하게 증가시킬 수 있다. 그러나, 다결정실리콘층 내의 그레인들이 미세하게 형성되지 않을 경우 표면적 증가 효과가 급격히 감소할 뿐만 아니라, 공정 재현성이 매우 낮아지는 문제들이 있다.According to the conventional method described above, the surface area of the capacitor storage electrode can be easily increased since the polysilicon layer is oxidized to form an uneven surface thereof. However, when the grains in the polysilicon layer are not finely formed, not only the surface area increase effect is drastically reduced, but also the process reproducibility is very low.
따라서, 본 발명은 고용량의 셀 커패시턴스를 확보할 수 있는 반도체장치의 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of securing high cell capacitance.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 도전층을 형성하는 단계 ; 상기 도전층상에 반구모양의 그레인을 갖는 다결정실리콘층을 형성하는 단계 ; 상기 반구모양의 그레인을 갖는 다결정실리콘층을 산화시켜서 산화층을 형성함과 동시에, 상기 도전층의 표면에 다수의 미세한 요철들을 형성하는 단계 ; 상기 산화층을 제거하는 단계 ; 상기 도전층을 각 셀 단위로 한정되도록 패터닝함으로써, 커패시터의 제1전극을 형성하는 단계 ; 및 상기 제1전극 전면에 커패시터의 유전체막 및 제2전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.The present invention to achieve the above object, forming a conductive layer on a semiconductor substrate; Forming a polysilicon layer having hemispherical grains on the conductive layer; Oxidizing the polycrystalline silicon layer having the hemispherical grains to form an oxide layer and simultaneously forming a plurality of fine irregularities on the surface of the conductive layer; Removing the oxide layer; Forming a first electrode of the capacitor by patterning the conductive layer to be limited to each cell unit; And sequentially forming a dielectric film and a second electrode of the capacitor on the front surface of the first electrode.
또한, 본 발명의 상기 목적은, 반도체기판 장에 도전층을 형성하는 단계 ; 상기 도전층을 각 셀 단위로 한정되도록 패터닝하여 도전층패턴을 형성하는 단계 ; 상기 도전층패턴의 형성된 결과물 상에 반구모양의 그레인을 갖는 다결정실리콘층을 형성하는 단계 ; 상기 반구모양의 그레인을 갖는 다결정실리콘층을 산화시켜서 산화층을 형성함과 동시에, 그 표면에 다수의 미세한 요철들을 갖는 커패시터의 제1전극을 형성하는 단계 ; 상기 산화층을 제거하는 단계 ; 및 상기 제1전극 전면에 커패시터의 유전체막 및 제2전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법에 의해 달성될 수도 있다.In addition, the object of the present invention, forming a conductive layer on the semiconductor substrate sheet; Forming a conductive layer pattern by patterning the conductive layer to be limited to each cell unit; Forming a polysilicon layer having hemispherical grains on the formed product of the conductive layer pattern; Oxidizing the polycrystalline silicon layer having the hemispherical grains to form an oxide layer, and simultaneously forming a first electrode of the capacitor having a plurality of minute irregularities on the surface thereof; Removing the oxide layer; And sequentially forming a dielectric film of the capacitor and a second electrode on the entire surface of the first electrode.
본 발명은 커패시터의 제1전극이 되는 도전층 상에 반구모양의 그레인을 갖는 다결정실리콘층(이하, HSG층이라 칭한다)을 추가로 증착한 다음, 상기 HSG층을 산화시킴으로써 도전층의 표면에 다수의 미세한 요철들이 형성되게 하므로, 커패시터의 유효면적을 크게 증가시킨다. 이때, 상기 HSG층의 산화공정 조건은 HSG층의 두께에 따라 조절될 수 있다.The present invention further deposits a polycrystalline silicon layer (hereinafter referred to as an HSG layer) having hemispherical grains on the conductive layer serving as the first electrode of the capacitor, and then oxidizes the HSG layer, thereby forming a plurality of layers on the surface of the conductive layer. Since the fine irregularities of are formed, the effective area of the capacitor is greatly increased. At this time, the oxidation process conditions of the HSG layer may be adjusted according to the thickness of the HSG layer.
상기 HSG층을 빠르게 산화시키기 위하여 상기 산화층을 형성하는 단계전에, HSG층을 식각대상물로 한 등방성 습식식각을 행하여 상기 그레인들이 섬(island)모양으로 서로 격리되게 형성하도록 하는 단계를 더 구비할 수 있다. 또한, 장기 HSG층이 형성된 결과물 전면에 불순물을 이온주입한 다음 산화공정을 실시함으로써, HSG층의 산화율을 더욱 빠르게 할 수 있다.Before forming the oxide layer to rapidly oxidize the HSG layer, the method may further include isotropic wet etching using the HSG layer as an etch target to form the grains to be isolated from each other in an island shape. . In addition, the oxidation rate of the HSG layer can be made faster by ion implanting impurities on the entire surface of the resultant in which the long-term HSG layer is formed and then performing an oxidation process.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
제4도 내지 제8도는 본 발명의 일 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.4 through 8 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
제4도는 트랜지스터가 형성되어 있는 반도체기판 상에 커패시터의 제1전극이 되는 제1도전층 및 HSG층을 형성하는 단계를 도시한다. 필드산화막(12)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 소오스영역(14), 드레인영역(16) 및 게이트전극(18)을 구비하는 트랜지스터를 형성한 후, 상기 트랜지스터의 게이트전극을 절연시키기 위한 목적으로, 결과물 상에 절연물질, 예컨대 산화막을 침적하고 이를 이방성식각함으로써 상기 게이트전극(18)의 상단 및 측면에 절연층(20)을 형성한다. 이때, 상기 절연층(20)의 형성시, 트랜지스터의 소오스영역(14) 상에는 이후에 형성될 커패시터의 스토리지전극을 상기 소오스영역에 접속시키기 위한 제1접촉창(도시되지 않음)이 형성된다. 이어서, 결과물 상에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 제1도전층(30)을 형성한 다음, 반구모양의 그레인을 갖는 다결정실리콘층(HSG층; 32)을, 예컨대 100∼300Å정도의 두께로 상기 제1도전층(30)상에 증착한다.4 shows forming a first conductive layer and an HSG layer serving as a first electrode of a capacitor on a semiconductor substrate on which a transistor is formed. In the active region of the semiconductor substrate 10 divided into the active region and the isolation region by the field oxide film 12, a transistor including a source region 14, a drain region 16, and a gate electrode 18 is formed. After that, an insulating layer 20 is formed on the top and side surfaces of the gate electrode 18 by depositing and anisotropically etching an insulating material, such as an oxide film, on the resultant for the purpose of insulating the gate electrode of the transistor. In this case, when the insulating layer 20 is formed, a first contact window (not shown) is formed on the source region 14 of the transistor to connect the storage electrode of a capacitor to be formed later to the source region. Subsequently, a first conductive layer 30 is formed by depositing polysilicon doped with a conductive material such as impurities on the resultant, and then a polysilicon layer (HSG layer) 32 having hemispherical grains, for example, 100 It deposits on the said 1st conductive layer 30 in the thickness of about-300 micrometers.
제5도는 산화층을 형성하는 단계를 도시한 것으로, 상기 HSG층(제4도의 참조부호 32)을, 예컨대 750℃에서 30분동안 습식산화(wet oxidation)하여 산화층(34)을 형성한다. 상기 산화공정의 조건은 HSG층의 두께에 따라 조절된다. 이때, 상기 제1도전층(30)의 표면에는 HSG층의 그레인 윤곽을 따라 다수의 미세한 요철들이 형성된다. 여기서, 상기 HSG층 전면에 불순물을 이온주입하여 HSG층을 도우핑시킨 후 산화공정을 진행할 수도 있는데, 이는 불순물이 도우프되지 않은 HSG층보다 불순물이 도우프된 HSG층에서의 산화율이 더 빠르기 때문이다.FIG. 5 shows the step of forming an oxide layer, wherein the HSG layer (reference numeral 32 in FIG. 4) is wet oxidized, for example, at 750 ° C. for 30 minutes to form an oxide layer 34. Conditions of the oxidation process is adjusted according to the thickness of the HSG layer. At this time, a plurality of minute irregularities are formed on the surface of the first conductive layer 30 along the grain contour of the HSG layer. Here, the doping of the HSG layer by ion implantation of impurities on the entire surface of the HSG layer may be followed by an oxidation process, since the oxidation rate of the HSG layer doped with impurities is faster than that of the HSG layer without impurities. to be.
제6도는 산화층을 제거하는 단계를 도시한 것으로, 상기 산화층(제5도의 참조부호 34)을 습식식각방법으로 모두 제거함으로써, 다수의 미세한 요철들이 형성된 상기 제1도전층(30)의 표면을 노출시킨다.FIG. 6 illustrates a step of removing the oxide layer. By removing all of the oxide layer (reference numeral 34 of FIG. 5) by a wet etching method, the surface of the first conductive layer 30 having a plurality of fine irregularities is formed. Let's do it.
제7도는 커패시터의 스토리지전극을 형성하는 단계를 도시한다. 결과물 상에 제1포토마스크(도시되지 않음)를 적용하여 상기 제1도전층(제6도의 참조부호 30)을 식각함으로써, 각 셀 단위로 한정되는 커패시터의 스토리지전극(100)을 형성한다. 이어서, 상기 스토리지전극(100)이 형성된 결과물 상에 고유전율을 갖는 물질, 예컨대 ONO (Oxide/Nitride/Oxide)막을 침적하여 절연막(35)을 형성한 다음, 계속해서 불순물이 도우프된 다결정실리콘과 같은 도전물질을 상기 절연막(35)상에 침적함으로써 제2도전층(37)을 형성한다.7 illustrates forming a storage electrode of a capacitor. A first photomask (not shown) is applied on the resultant to etch the first conductive layer (reference numeral 30 in FIG. 6) to form the storage electrode 100 of the capacitor limited to each cell unit. Subsequently, an insulating film 35 is formed by depositing a material having a high dielectric constant, such as an ONO (Oxide / Nitride / Oxide) film, on the resultant product on which the storage electrode 100 is formed. A second conductive layer 37 is formed by depositing the same conductive material on the insulating film 35.
제8도는 커패시터 및 비트라인전극을 형성하는 단계를 도시한다. 결과물 상에 제2포트마스크(도시되지 않음)을 적용하여 상기 제2도전층 및 절연막을 차례로 식각함으로써, 상기 트랜지스터의 소오스영역(14)에 접속되는 스토리지전극(100)과 유전체막(110) 및 플레이트전극(120)을 구비하는 커패시터(C)를 완성한다. 이어서, 상기 커패시터(C)가 형성됨으로써 단차가 발생한 결과물의 표면을 평탄화시키기 위한 목적으로, 예컨대 BPSG층을 두껍게 침적한 후 이를 리플로우(reflow)시켜서 평탄화층(40)을 형성한다. 다음에, 결과물상에 제3포토마스크(도시되지 않음)을 적용하여 상기 트랜지스터의 드레인영역(16) 상의 평탄화층을 식각함으로써, 비트라인전극을 트랜지스터의 드레인영역에 접속시키기 위한 제2접촉장(도시되지 않음)을 형성한다. 이어서, 상기 제2접촉장이 형성된 결과물 상에, 예컨대 불순물이 도우프된 다결정실리콘 및 텅스텐실리사이드(WSix)를 차례로 침적하여 비트라인전극(42)을 형성한다.8 shows forming a capacitor and a bit line electrode. The second conductive layer and the insulating layer are sequentially etched by applying a second port mask (not shown) on the resultant, whereby the storage electrode 100 and the dielectric layer 110 are connected to the source region 14 of the transistor. The capacitor C including the plate electrode 120 is completed. Subsequently, for the purpose of planarizing the surface of the resultant step in which the capacitor C is formed, the BPSG layer is thickly deposited and then reflowed to form the planarization layer 40. Next, a third photomask (not shown) is applied to the resultant to etch the planarization layer on the drain region 16 of the transistor, thereby connecting the bit line electrode to the drain region of the transistor. Not shown). Subsequently, the bit line electrode 42 is formed by sequentially depositing polycrystalline silicon and tungsten silicide WSix doped with impurities, for example, on the resultant product having the second contact field.
상술한 본 발명의 일 실시예에 의하면, 스토리지전극이 되는 도전층 상에 HSG층을 증착한 다음, 상기 HSG층을 산화시킴으로써 도전층의 표면에 다수의 미세한 요철들이 형성되게 한다. 따라서, 스토리지전극의 표면적을 크게 증가시킬 수 있으므로, 셀 커패시턴스의 증가를 용이하게 달성할 수 있다.According to the exemplary embodiment of the present invention, a plurality of minute irregularities are formed on the surface of the conductive layer by depositing an HSG layer on the conductive layer serving as a storage electrode and then oxidizing the HSG layer. Therefore, since the surface area of the storage electrode can be greatly increased, the increase in cell capacitance can be easily achieved.
제9도 내지 제12도는 본 발명의 다른 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.9 to 12 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to another embodiment of the present invention.
제9도는 커패시터의 스토리지전극을 트랜지스터의 소오스영역에 접속시키기 위한 접촉창을 형성하는 단계를 도시한다. 필드산화막(12)에 의해 활성영역 및 분리영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 드래인영역(도시되지 않음), 소오스영역(14) 및 게이트전극(18)을 구비한 트랜지스터를 형성한 후, 상기 게이트전극을 절연시키기 위한 목적으로 게이트전극의 상단 및 측면에 절연층(20)을 형성한다. 다음에, 상기 트랜지스터의 드레인영역에 접속되는 비트라인전극(도시되지 않음)을 형성하고, 계속해서, 상기 트랜지스터 및 비트라인전극의 제조공정에 의해 단차가 발생한 기판의 표면을 평탄화시킬 목적으로, 결과물 상에 평탄화층(22)을 형성한다. 이어서, 실리콘나이트라이드(Si3N4)를 상기 평탄화층(22) 상에 침적하여 식각저지층(24)을 형성한 후, 계속해서 산화막을 상기 식각저지층(24) 상에 침적하여 스페이서층(26)을 형성한다. 다음에, 커패시터의 스토리지전극을 트랜지스터의 소오스영역에 접속시키기 위한 접촉창 형성을 위한 제1포토마스크(도시되지 않음)을 적용하여 상기 소오스영역(14) 상에 적층되어 있는 스페이서층(26), 식각저지층(24) 및 평탄화층(22)을 차례로 식각해냄으로써, 상기 식각저지층(24)을 노출시키는 접촉창(h)을 형성한다.9 illustrates forming a contact window for connecting a storage electrode of a capacitor to a source region of a transistor. A transistor having a drain region (not shown), a source region 14 and a gate electrode 18 in the active region of the semiconductor substrate 10 divided into an active region and an isolation region by the field oxide film 12; After forming the insulating layer 20 is formed on the top and side of the gate electrode for the purpose of insulating the gate electrode. Next, a bit line electrode (not shown) connected to the drain region of the transistor is formed, and then, the resultant is made to planarize the surface of the substrate on which the step is generated by the manufacturing process of the transistor and the bit line electrode. The planarization layer 22 is formed on it. Subsequently, silicon nitride (Si 3 N 4 ) is deposited on the planarization layer 22 to form an etch stop layer 24, and then an oxide film is subsequently deposited on the etch stop layer 24 to form a spacer layer. (26) is formed. Next, a spacer layer 26 stacked on the source region 14 by applying a first photomask (not shown) for forming a contact window for connecting the storage electrode of the capacitor to the source region of the transistor; The etch stop layer 24 and the planarization layer 22 are sequentially etched to form a contact window h exposing the etch stop layer 24.
제10도는 도전층 및 HSG층을 형성하는 단계를 도시한다. 상기 접촉창이 형성된 결과물 상에, 접촉창을 완전히 채우면서 상기 스페이서층(26)을 기준으로 하여 일정한 두께를 가지도록 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착함으로써 도전층(도시되지 않음)을 형성한다. 이어서, 상기 도전층이 형성된 결과물 상에 제2포토마스크(도시되지 않음)를 적용하여 상기 도전층을 커패시터의 스토리지전극 패턴으로 식각하여 각 셀 단위로 한정된 도전층패턴(30)을 형성한다. 다음에, 상기 도전층패턴이 형성된 결과물 상에 반구모양의 그레인을 갖는 다결정실리콘을, 예컨대 100Å∼300Å정도의 두께로 증착하여 HSG층(32)을 형성한다.10 shows forming a conductive layer and an HSG layer. A conductive layer (not shown) is formed by depositing a conductive material such as polycrystalline silicon doped with impurities such that the contact window is formed to have a predetermined thickness based on the spacer layer 26 while completely filling the contact window. To form. Subsequently, a second photomask (not shown) is applied on the resultant product on which the conductive layer is formed to etch the conductive layer with a storage electrode pattern of a capacitor to form a conductive layer pattern 30 defined for each cell. Next, the HSG layer 32 is formed by depositing polycrystalline silicon having hemispherical grains on the resultant on which the conductive layer pattern is formed, with a thickness of, for example, about 100 GPa to 300 GPa.
제11도는 산화층을 형성하는 단계를 도시한다. 상기 HSG층(제10도의 참조부호 32)을, 예컨대 750℃에서 30분동안 습식산화(wet oxidation)하여 산화층(34)을 형성한다. 상기 산화공정의 조건은 HSG층의 두께에 따라 조절된다. 이때, 상기 도전층패턴(30)의 표면에는 HSG층의 그레인 윤곽을 따라 다수의 미세한 요철들이 형성되며, 상기 도전층패턴들 사이의 HSG층은 모두 소모(consume)되어 각 셀 단위로 도전층패턴을 절연시킨다. 따라서, 각 셀의 상기 도전층패턴들 사이에 스트링거(stringer)성으로 잔류할 수 있는 HSG층이 모두 소모되기 때문에 커패시터간의 단락을 방지할 수 있다. 상기 도전층패턴들 사이의 HSG층이 잔류하게 되는 것을 보다 확실하게 방지하기 위하여, 상기 산화층(34)을 형성하기 전에 HSG층을 도우핑시켜 상기 HSG층의 산화율을 빠르게 만듦으로써 HSG층이 모두 소모되게 할 수도 있다.11 shows the step of forming an oxide layer. The HSG layer (reference numeral 32 in FIG. 10) is wet oxidized, for example, at 750 ° C. for 30 minutes to form an oxide layer 34. Conditions of the oxidation process is adjusted according to the thickness of the HSG layer. In this case, a plurality of minute irregularities are formed on the surface of the conductive layer pattern 30 along the grain outline of the HSG layer, and all the HSG layers between the conductive layer patterns are consumed to form the conductive layer pattern in each cell unit. Insulate Therefore, the short circuit between the capacitors can be prevented because all of the HSG layers that can remain stringer between the conductive layer patterns of each cell are consumed. In order to more reliably prevent the HSG layer from remaining between the conductive layer patterns, the HSG layer is consumed by doping the HSG layer to form the oxidation rate of the HSG layer quickly before forming the oxide layer 34. It can be done.
제12도는 커패시터를 형성하는 단계를 도시한다. 상기 산화층(제11도의 참조부호 34)을 습식식각방법으로 모두 제거함으로써, 그 표면에 다수의 미세한 요철들이 형성된 커패시터의 스토리지전극(100)을 형성한다.12 illustrates forming a capacitor. By removing all of the oxide layer (reference numeral 34 in FIG. 11) by a wet etching method, a storage electrode 100 of a capacitor having a plurality of fine irregularities formed on the surface thereof is formed.
이때, 상기 스페이서층(제11도의 참조부호 26)도 함께 제거되어 상기 스토리지전극(100)의 하면까지도 유효 커패시터 면적으로 활용할 수 있게 된다. 이어서, 상기 스토리지전극(100)의 전면에 유전물질과 도전물질을 차례로 적층한 후, 제3포토마스크(도시되지 않음)를 적용하여 이들을 패터닝함으로써 유전체막(110) 및 플레이트전극(120)을 형성한다. 따라서, 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 구비한 커패시터(C1,C2)들을 완성한다.At this time, the spacer layer (reference numeral 26 of FIG. 11) is also removed, so that even the bottom surface of the storage electrode 100 can be utilized as the effective capacitor area. Subsequently, a dielectric material and a conductive material are sequentially stacked on the front surface of the storage electrode 100, and then a third photomask (not shown) is applied to pattern the dielectric material 110 and the plate electrode 120. do. Therefore, the capacitors C1 and C2 including the storage electrode 100, the dielectric film 110, and the plate electrode 120 are completed.
상술한 다른 실시예에 의하면, 매몰(buride) 비트라인전극 구조를 갖는 반도체장치의 커패시터에도 본 발명을 적용할 수 있다. 즉, 커패시터의 구조에 무관하게 본 발명을 적용할 수 있다. 또한, 스토리지전극 패턴으로 형성된 상기 도전층패턴들 사이에 스트링거성으로 잔류할 수 있는 HSG층이 이후의 산화공정에 의해 모두 소모되기 때문에, 커패시터들간의 단락을 방지할 수 있다.According to another embodiment described above, the present invention can also be applied to a capacitor of a semiconductor device having a buried bit line electrode structure. That is, the present invention can be applied regardless of the structure of the capacitor. In addition, since the HSG layer that may remain stringerly between the conductive layer patterns formed as the storage electrode pattern is exhausted by a subsequent oxidation process, a short circuit between capacitors can be prevented.
그리고, 도시하지는 않았지만 본 발명의 또다른 실시예에 의하면, 상기 제4도 또는 제l0도에서 설명한 방법에 의해 도전층 상에 HSG층을 형성한 다음, 상기 HSG층을 식각대상물로 등방성식각인 습식식각공정을 행하여 상기 HSG층의 그레인들이 섬모양으로 서로 격리되어 형성되도록 한 후, 상기 제5도 내지 제8도, 또는 제11도 내지 제12도에서 설명한 단계들을 동일하게 진행한다. 상기와 같이 HSG층의 그레인들이 서로 격리되어 형성되면, 산화대상물인 HSG량이 감소하여 산화시간이 줄어들고 스토리지전극들 사이에 잔류하는 HSG층의 제거가 용이하다.In addition, although not shown, according to another embodiment of the present invention, by forming the HSG layer on the conductive layer by the method described in FIG. 4 or FIG. 10, and then wet the isotropic etching of the HSG layer as an etching target After the etching process, the grains of the HSG layer are formed to be separated from each other in an island shape, and then the steps described with reference to FIGS. 5 to 8 or 11 to 12 are performed in the same manner. When the grains of the HSG layer are formed to be separated from each other as described above, the amount of HSG which is an oxidation target is reduced, so that the oxidation time is reduced and the HSG layer remaining between the storage electrodes is easily removed.
상술한 바와 같이 본 발명에 의하면, 스토리지전극이 되는 도전층 상에 반구모양의 그레인을 갖는 다결정실리콘층(HSG층)을 추가로 증착한 다음, 상기 HSG층을 산화시킴으로써 도전층의 표면에 다수의 미세한 요철들이 형성되기 때문에, 상기 스토리지전극의 표면적이 크게 증가하게 된다.As described above, according to the present invention, a polycrystalline silicon layer (HSG layer) having hemispherical grains is additionally deposited on the conductive layer serving as the storage electrode, and then the HSG layer is oxidized to form a plurality of layers on the surface of the conductive layer. Since fine irregularities are formed, the surface area of the storage electrode is greatly increased.
따라서, 커패시터의 구조나 스토리지전극이 되는 도전층의 그레인 크기에 무관하게 고용량의 셀 커패시턴스를 확보할 수 있다. 또한, 리소그라피공정이 추가되지 않고, 커패시터의 크기나 높이를 증가시키지 않으므로, 후곡 금속화공정이 용이하게 진행되게 한다.Therefore, a high capacitance cell capacitance can be secured regardless of the structure of the capacitor or the grain size of the conductive layer serving as the storage electrode. In addition, since the lithography process is not added and the size or height of the capacitor is not increased, the post-curing metallization process is easily performed.
본 발명이 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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