KR970005278B1 - 부분적으로 디코드된 테스트 어드레스 발생기 및 카운트 발생 방법 - Google Patents

Abstract

내용 없음.

Description

부분적으로 디코드된 테스트 어드레스 발생기 및 카운트 발생 방법

제1도는 본 발명에 따른, 부분적으로 디코드되는 테스트 어드레스 발생기의 블럭 개략도.

* 도면의 주요부분에 대한 부호의 설명

10 : 종래의 테스트 어드레스 발생기

10′ : 본 발명에 따른 테스트 어드레스 발생기

121 내지 12K : 종래의 비트 발생기

121′ 내지 12K′ : 본 발명에 따른 테스트 어드레스 발생기내에 포함된 비트 발생기

14 : 종래 기술의 플립-플롭 14′ : 본 발명에 따른 플립-플롭

20,20′ : 테스트 어드레스 논리 게이트 30′ : 본 발명에 따른 제어 회로

12i′ : 본 발명에 따른 플립-플롭(14′)을 포함하고 있는 비트 발생기

기술분야

본 발명은 메모리 등에 연속적으로 배치된 셀들을 어드레싱하기 위한 카운트를 발생시키는 회로에 관한 것이다.

발명의 배경

근래에 집적 회로들이 더 집적되고 더 복잡해짐에 따라, 상기 회로들을 테스트하기 위한 종래 기술들은, 복잡한 종래 기술의 테스팅 기계들에 의존하며 점점 더 비효율적이 되어가는 추세이다. 이런 이유로, 집적회로가 자체-테스트(built-in self-test)할 수 있도록 하는 기술 개발에 더 많은 주의가 기울여지고 있다. 한가지 널리 공지된 기술은 RAM 내의 개별 셀들을 연속적으로 어드레싱하는 테스트 어드레스 발생기를 이용하는 것인데, 상기 연속적 어드레싱을 통해, 각 셀들은 각각의 기능을 검증하기 위해 판독되고 기록된다.

자체-테스트를 위하여 RAM 내의 연속적인 셀들을 어드레스하기 위해 근래에 상용되는 테스트 어드레스 발생기는 통상, 전적으로 디코드되는 카운터를 채택한다. 이런 형태의 카운터는 2K-1의 고정된 2진값(K는 정수)을 중심으로 카운트업 또는 카운트다운한다. 상기 형태의 단점은 어드레스되어질 셀들의 수가 2K-1 보다 적은 경우에, 모든 셀들이 이미 어드레스된 후라 할지라도, 카운터가 2K-1을 중심으로 여전히 카운트업 또는 카운트다운 한다는 것이다. 따라서, 카운트가 종료된 때까지 기다린 후에야 비로소 순차적인 테스트 기능이 수행될 수 있다. 2K-1의 카운트와 실제 셀의 숫자간의 차이에 의해 발생하는 지연은 중요할 수도 있다.

따라서, 테스트 효율을 증가시키기 위해서는, 사용자가 선택한 값을 중심으로 하여 카운트업 또는 카운트다운할 수 있는 어드레스 발생기가 필요하다.

발명의 개요

간략히, 본 발명에 따라서, 사용자가 선택한 초기 시드값을 중심으로 증가 또는 감소하는 카운트를 발생시키는 부분적으로 디코드된 테스트 어드레스 발생기가 제공된다. 시로간에 순차적으로 작동하여, 집단적으로, 연속적으로 변하는 카운트를 발생시키는 다수의 개별 비트 발생기들로 구성된 카운터를 상기 테스트 어드레스 발생기가 포함한다. 상기 카운터내의 적어도 하나의 비트 발생기가 2진값 1 또는 0으로 초기화되어져서, 비트 발생기들에 2K-1 이외의 다른 값을 중심으로 카운트업 또는 카운트다운하게 한다. 어드레스 카운트의 비트중 독립된 하나의 비트를 지시하는 한 비트씩을 각각 발생하는 상기 카운터내의 개별 비트 발생기들은 제어기에 의해 제어되는데 이 제어 회로는 카운트 시드 값을 설정하도록 비트 발생기들을 각각 초기화시키는 작용을 한다.

상세한 설명

제1도는 종래 기술에 따른 전적으로 디코드된 테스트 어드레스 발생기(10)의 블럭 개략도이고 이 테스트 어드레스 발생기는 2K-1(K는 양의 정수)의 값을 중심으로 카운트업이나 카운트다운을 수행하는 어드레스 카운트를 발생시킨다. 이 어드레스 카운트를 이용해서 연속적인 메모리 셀들(도시않음)을 어드레스하게 된다.

어드레스 발생기(10)는 K개의 독립된 비트 발생기들(121,122,…12i…12K)로 구성되며 각각의 비트 발생기들은 어드레스 카운트의 비트들중에서 독립된 한 비트씩을 발생시킨다. 각각의 비트 발생기(121 내지 12K)는 동일한 구성을 가지므로 본 도면에서는 비트 발생기 12i만 세부적으로 도시했다.

비트 발생기(12i)는 D형 플립-플롭(14)을 포함하는데, 통상적으로 펜실베니아 알렌타운에 주재하는 ATT 마이크로 일레트로닉스에서 제조된 고속 CMOS 플립-플롭인 FD1S3JX 모델을 이용한다. 플립-플롭(14)은 배타적 부정 논리합(exclusive NOR, 이하 XNOR라 칭한다.) 게이트(16)의 출려 신호를 입력 신호로 갖는데, 이 XNOR 게이트(16)는 플립-플롭의 ***** 출력 신호로부터 제공된 신호 CNT를 제1입력으로 갖는다. XNOR 게이트(16)의 제2입력로는 부정 논리합(NOR; 이하 NOR이라 칭한다.) 게이트(18)의 출력을 갖고, 이 NOR 게이트(18)는 CNTN-PRE와 INCN-PRE 두 신호를 각각의 입력으로 갖고 있다. 이때 CNTN-PRE와 INCN-PRE는 바로 이전단의 비트 발생기(12i-1)의 카운트(CNTN) 신호와 카운트 증가(INCN) 신호들을 각각 의미한다. 다시 말해서 비트 발생기(12i)에 의해 수신된 CNTN-PRE 신호는 비트 발생기(12i-1)의 플립-플롭(14)의 Q 출력에서 제공되는 CNTN 신호에 대응한다. 그리고 비트 발생기(12i)에 의해 수신된 INCN-PRE 신호는 비트 발생기(12i-1)의 NOR 게이트(18)의 출력에서 제공된 INCN 신호에 대응한다. 그리고 제1비트 발생기(12i)의 경우에 대해서는, INCN-PRE와 CNTN-PRE 신호들은 외부 신호 발생기(도시않음)에 의해 제공된다.

플립-플롭(14)의 *****와 Q 출력에서 각각 생성된 CNT와 CNTN 신호들은 테스트 어드레스 논리 게이트(test address logic gate; 20)에 제공된다. 그리고 이 테스트 어드레스 논리 게이트는 상기 CNT와 CNTN 신호들을 외부 제공 신호들인 UP와 DOWN 신호와 논리적으로 결합시킨다. 이 UP와 DOWN 신호들은 독립적으로 지정되어져 상기 비트 발생기들(121 내지 12K)이 집단적으로 가동되어 각각의 신호에 따라 0부터 2K-1까지 카운트업하거나 2K-1부터 0까지 카운트다운을 수행하게 된다. 논리 게이드(20)는 한쌍의 논리곱 게이트(이하 AND 게이트; 22 및 24)를 포함하고 있고 각각 DOWN 신호와 CNTN 신호, 그리고 UP 신호와 CNT 신호에 대해서 논리곱 연산을 수행한다. 또 NOR 게이트(26)는 AND 게이트들(22와 24)의 출력신호들을 배타 논리합 연산하여 단일 비트의 출력 신호를 형성한다. 그리하여 생성된 단일 비트 출력 신호들은 각각 어드레스 카운터(10)의 카운트 비트들중의 각각 한 비트씩을 나타내게 된다.

작동의 초기에, 각각의 비트 발생기(121,122,… 및 12K)들은, 비트 발생기내의 플립-플롭(14)에 있는 PD 입력 단자에 논리값 1인 리셋(reset) 신호(CRST)를 인가함에 의해 초기 리셋(reset)된다. 이에 의해 각 플립-플롭(140의 CNTN 신호는 논리값 1레벨로 셋(set)된다. 그 결과로 각 비트 발생기(122,123,… 및 12K)에 수신된 CNTN-PRE 신호는 본예에서 선정된 시기에 적절하게 논리 1레벨이 된다. 제1비트 발생기(121)에 제공된 CNTN-PRE와 INCN-PRE 신호들은 논리값 0이 되는데 이에 의해 제1비트 발생기의 NOR 게이트(18)에서 생성된 INCN-PRE 신호는 논리값 1이 된다.

제1비트 발생기(121)내의 NOR 게이트(18)의 논리 1 레벨인 출력 신호와, 제1비트 발생기내의 플립-플롭(14)으로부터의 논리 0 레벨을 갖는 CNT 신호(플립-플롭이 프리셋되었다는 사실에 의거하여), 이 두 신호를 입력으로 한 XNOR 게이트(16)의 출력 신호는 논리값 0이 된다. 이런 상황에서 비트 발생기(121)는 선택적으로 UP나 DOWN을 지정하면 논리값 1이나 0인 카운트 비트를 각각 출력한다.

비트 카운터 121로부터의 INCN-PRE와 CNTN-PRE 신호가 동시에 논리값 1인 경우 비트 발생기(122)의 NOR 게이트(18)는 논리값 0인 출력 신호를 발생시킨다. 비트 발생기(122)내의 NOR 게이트(18)로부터의 논리값 0과, 비트 발생기(121)내의 플립-플롭(14)으로부터의 CNT 신호인 논리값 0을 비트 발생기(122)내의 XNOR 게이트(16)의 입력으로 주면, 논리값 1의 출력 신호를 생성한다. 그 결과로 비트 발생기(122)내의 플립-플롭(14)이 토글(toggle)하며, Q 출력 단자의 CNTN 신호를 논리값 0으로 변환시킨다. UP와 DOWN 신호를 선택적으로 지정하면 각각의 경우에 대해 비트 발생기(122)는 논리값 1이나 0인 카운트 비트를 발생시킨다.

비트 발생기(122)로부터 논리값 1인 INCN-PRE 신호와 논리값 0인 CNTN-PRE 신호를 제공받음과 동시에 비트 발생기(123; 도시않음)는 논리값 0인 INCN-PRE와 CNTN-PRE 신호를 비트 발생기(124; 도시않음)에 제공하게 된다. 그 결과로 비트 발생기(124)는 이들 입력을 가지고 논리값 1인 INCN-PRE 신호와 논리값 0인 CNTN-PRE 신호를 생성한다. INCN-PRE와 CNTN-PRE 신호들의 소정 상태는 (particular state) 비트 발생기들(122 내지 12K-1) 각각에 의해 제공되고 그 값에 의해 다음 단계의 비트 발생기들(123 내지 12K) 각각을 DOWN이나 UP 신호의 지정 여부에 따라 논리값 1이나 0인 카운트 비트를 생성하게 된다. 비트 발생기(121)로부터 발생된 비트를 최종 결과로 얻어진 카운트의 최하위 비트라 가정하고, 이상에서와 같이 수행하면 작동 초기에, 상기 어드레스 발생기로부터의 집단적인 카운트는 0,0,0,…0 또는 1,1,1,…1이 된다.

카운터(10)의 카운트를 증가시키기 위해서는 비트 발생기(121)에 제공되는 INCN-PRE 신호의 상태를 변화시켜야 되며, 그에 의해 이 비트 발생기의 플립-플롭(14)이 토글된다. 그 결과로 CNTN 신호의 상태도 변하게 되고, 비트 발생기(121)의 출력 카운트 비트의 상태를 변화시키게 된다. 비트 발생기(121)의 CNTN 신호의 상태 변화와 INCN 신호의 상태 변화는 비트 발생기(122)의 플립-플롭(14)이 토글하지 못하게 하고, 따라서 다음 단계의 비트 발생기들(123 내지 12K)이 각각의 출력 비트 카운트들을 변화시키지 못하게 된다. 상기 방식으로 비트 발생기(121 내지 12K)들의 집단적인 카운트는 UP나 DOWN 신호가 지정되는 것에 따라 2진수로 1씩만 증가하거나 감소한다.

비트 발생기(121)에 제공되는 INCN-PRE 신호의 상태가 다시 변화되면 그 출력 카운트 비트도 변한다. 또한 다음에 연속되는 비트 발생기(즉, 비트 발생기 122)의 출력 카운트 비트도 역시 변하나 나머지 비트 발생기(123 내지 12K)들의 출력 카운트 비트들은 변화되지 않는다. 이처럼 비트 발생기(121 내지 12K)들의 집단적인 카운트는 2진수로 1씩만 변한다.

전술했듯이 비트 발생기들(121 내지 12K)은 짝수 카운트를 생성하기 위해서 집단적으로 작동한다. 그러나 하나 또는 그 이상의 비트 발생기(가령 비트 발생기 12i 같은)의 구성을 변화시키면 상기 어드레스 발생기(10)가 홀수 카운트를 발생시키도록 만들 수 있다. 이에 의해 상기 어드레스 발생기는 특별하게 된다. 그리고 비트 발생기내의 NOR 게이트(18)를 NAND 게이트(28)로 대체하면 상기 비트 발생기(12i)를 odd로 만들 수 있다. 이 경우, NAND 게이트(28)로 대채할 때 이전의 경우에 NOR 게이트(18)에 제공되었던 CNTN-PRE 신호도 CNT-PRE 신호로 대체한다. 이 CNT-PRE 신호는 비트 발생기(12i-1)의 플립-플롭(14)에 의해 발생된 CNT 신호에 대응한다. NOR 게이트(18)를 NAND 게이트(28)로 대체하고 CNTN-PRE 신호를 CNT-PRE 신호로 대체하면 비트 발생기(12i)는 짝수 비트 발생기로부터 발생된 상태(state)와, 정확히 역으로 된 상태를 갖는 카운트 비트를 발생시키게 된다.

전술했듯이 어드레스 카운터(10)는 소정값 2K-1을 중심으로 해서 카운트업하거나 카운트다운하는 카운트를 발생시킨다는 단점이 있다. 그러나 많은 경우, 2K-1과 상이한, 사용자가 선택한 값을 중심으로 카운트할 수 있다면 바람직할 것이다.

이하에서는 제2도를 참조할텐데, 이는 본 발명에 따른 양호한 한 실시예인 부분적으로 디코드된 어드레스 카운터(10′)에 대한 블럭 개략도이다. 그리고 제2도의 카운터는 통상적으로 2K-1값이 아닌, 사용자가 선택한 값을 중심으로 0까지 증감할 수 있는 카운트를 발생한다. 제2도를 참조하면, 어드레스 발생기(10′)는 다수의 비트 발생기들(121′,122′,…12i′,…12K′)을 포함하고 있고 이들 비트 발생기들을 제어하는 제어 회로(30′)도 포함하며, 각 비트 발생기들은 어드레스 카운트의 각각의 독립된 비트들을 발생시키는 기능을 한다.

각각의 비트 발생기(121′ 내지 12K′)는 제1도에서의 비트 발생기(12i)와 동일한 전체 구조를 갖는데, 구체적으로 설명하면 제2도의 각 비트 발생기는 (가령, 비트 발생기 12i′)플립-플롭(14′)과 XNOR 게이트(16′)와 NOR 게이트(18′), 그리고, 테스트 어드레스 논리 게이트(20′)가, 제1도내의 비트 발생기와 동일한 방법으로 서로 연결되어 있다. 각각의 비트 발생기(121′ 내지 12K′)는 제1도의 비트 발생기들(121 내지 12K)에 대해서 논의했던 방법과 동일하게 동작한다. 따라서 비트 발생기들(121′ 내지 12K′)도 제1비트 발생기(121)에 대한 INCN-PRE 신호의 상태가 변할 때 순차적으로 작동된다.

그러나 제2도의 테스트 어드레스 발생기(10′)는 적어도 하나의 비트 발생기(121′ 내지 12K′ 중에서, 가령 비트 발생기 12i′)가 논리값 1이나 0중의 한 값으로 프리셋될 수 있는 플립-플롭(14′)이 제공된다는 점에서 제1도의 테스트 어드레스 발생기와 상이하다. 특별히 본 실시예에서는 ATT 마이크로일렉트로닉스에서 제조된 고속 CMOS D형 플립-플롭인 FD1S3OX 모델을 상기 플립-플롭(14′)으로 구비한다. 제1도에서의 각 비트 발생기(가령 12i)의 플립-플롭(14)과 제2도에서의 비트 발생기들(121′ 내지 12K′)중에서 선택된, 즉 비트 발생기(12i′)를 제외한 나머지 비트 발생기들 내에 있는 플립-플롭들은 논리 1 레벨로만 프리셋될 수 있다.

어드레스 발생기(10′)내에 논리값 1이나 0중에서 선택적으로 프리셋될 수 있는 플리-플롭(14′)을 갖는, 하나나 그 이상의 비트 발생기들(121′ 내지 12K′중에서)을 배치하는 것은 매우 유리하다. 하나나 그 이상의 비트 발생기들(121′ 내지 12K′)내의 플리-플롭(14′)을 소정의 상태로 선택하여 프리셋시켜서, 상기 어드레스 발생기(10′)가 카운트를 2K-1값과 상이한 시드값을 중심으로 증감하는 카운트를 발생시킬 수 있게 한다. 비트 발생기들(121′ 내지 12K′)중의 몇개를 선택하여 적합하게 시드값으로 프리셋기키면 상기 어드레스 발생기(10′)의 카운트는 사용자가 선택한 값으로 셋팅될 수 있다.

논리값 0이나 1로 프리셋될 수 있는 플리-플롭(14′)을 포함하여 구성되어야 할 비트 발생기(121′ 내지 12K′중에서)을 결정하는 방법은 다음의 앨고리듬을 적용하면 된다. 첫째로 초기 시드값(w)을 선택하고 그 다음 W-1의 이진값을 결정한다. 그리고 W-1의 이진값의 개별적인 이진 비트(n)에 대해 검사하여, 그 비트가 이진수 1이면 해당하는 비트 발생기(12n′)에 종래의 플리-플롭(14)을 이용하고, 만일 그 비트가 이진수 0이면 비트 발생기(12n′)에는 논리값 1이나 0중에서 선택적으로 프리셋이 가능한 플리-플롭(14′)을 제공한다.

제2도를 참조하면, 어드레스 발생기(10′)는 각각의 비트 발생기들(121′ 내지 12K′)내의 플리-플롭(14′)을 프리셋시키기 위한 제어 회로(30′)는 AND 게이트(32′)를 포함하고, 이 AND 게이트(32′)는 외부에서 CNTMAX와 INCCNT 신호쌍을 제공받아, 이들을 논리적으로 AND 연산한다. 최대 카운트를 의미하는 CNTMAX 신호는, UP 신호와 W 값을 논리적으로 AND 연산한 결과와 DOWN 신호와 논리값 0을 AND 연산한 결과를 논리적으로 OR 하여 CNTMAX 신호를 생성한다. 그리고 INCCNT 신호는 제1비트 발생기(121′)에 제공되는 카운트업 신호(INCNT-PRE)에 대응한다.

OR 게이트(34′)는 AND 게이트(32′)의 출력 신호와 외부 제공 카운터 리셋 신호(CCRST)를 OR 연산하여 리셋신호(CRST)를 발생시킨다. 그리고 이 리셋 신호는, 비트 발생기(121′ 내지 12K′)내에 논리 1 레벨로만 프리셋되는 플리-플롭(14)을 포함하는, 12i를 제외한 다른 비트 발생기들에게 각각 제공된다. OR 게이트(34′)의 출력은 AND 게이트(36′ 및 38′)에 각각 제1입력으로 제공되는데, 이 경우, AND 게이트(36′)는 외부 제공 DOWN 신호를 제2입력으로 하여 AND시켜 CST 신호를 발생시킨다. 그리고나서 논리값 1이나 0으로 프리셋될 수 있는 플리-플롭(14′)을 포함한 비트 발생기(12i′)같은, 비트 발생기들 각각에 제공되어 상기 플리-플롭들은 논리 1 상태로 프리셋된다. 비트 발생기 12i′의 양호한 본 실시예에서는 PST 신호는 플리-플롭의 PD 입력에 제공된다.

이상으로부터 평가되듯이 제어 회로(30′)는 논리 1이나 0 레벨로 프리셋될 수 있는 플리-플롭을 포함하고 있는 비트 발생기들(121′ 내지 12K′)의 프리셋팅을 효율적으로 제어한다. 전술한 방식대로, 제어 회로(30′)는 비트 발생기들(121′ 내지 12K′)을 프리셋시키거나 초기화시켜, 상기 어드레스 발생기(10′)가 사용자가 선택한 시드 값을 중심으로 하여 0을 한계로 카운트업하거나 카운트 다운할 수 있게 한다.

전술한 실시예는 본 발명의 이론들을 단순히 설명하고 있는 것으로 이해해야 한다. 종래의 기술에 숙련된 자에 의해 본 발명의 원리를 실시하고 본 발명의 정신 및 범위에서 벗어나지 않고도 다양한 변경 및 변화가 행해질 수도 있다.

Claims (5)

1. 초기 시드값을 중심으로 증가 또는 감소하는 카운트를 발생시키는 부분적으로 디코드된 테스트 어드레스 발생기에 있어서, 전단의 비트 발생기로부터 발생된 한쌍의 신호들에 의해서 각각 연속적으로 작동되어, 사용자가 선택한 초기 시드값과 0 사이에서 어드레스 카운트중의 하나의 독립된 카운트 비트를 발생시키며, 두가지의 논리 상태중 독립된 한 상태로 적어도 하나의 비트 발생기가 프리셋되도록 하기 위해 적어도 하나의 단일 논리 상태로 각각 프리셋되어져, 초기 시드값을 설정하는 다수의 상호 접속된 비트 발생기(121′ 내지 12K′)를 포함하는 카운터 수단 및; 각각의 비트 발생기들을 선정된 논리 상태로 프리셋시켜, 비트 발생기들의 집단적인 카운트가 0과 상기 사용자가 선택한 시드값 사이에서 수행되도록 하는 카운터 제어 수단(30′)을 포함하는 것을 특징으로 하는 부분적으로 디코드된 테스트 어드레스 발생기.
2. 제1항에 있어서, 각 비트 발생기는, 자체의 입력에서의 신호에 응답하여 제1 및 제2출력 신호를 발생시키고 적어도 하나의 논리 상태로 프리셋되어질 수 있는 D형 플리-플롭(14)과; 전단의 비트 발생기로부터 수신된 한쌍의 신호들을 논리적으로 NOR 시키는 NOR 게이트(18)와; 상기 NOR 게이트의 출력 신호와 상기 전단의 플리-플롭의 제1출력 신호를 배타적으로 NOR 시켜서 본단의 플립-플롭의 입력으로 제공될 신호를 발생시키는 배타적 NOR 게이트(XNOR : 16)및; 상기 어드레스 발생기가 카운트업 또는 카운트다운할 때에 각각 정해지는 한쌍의 외부 제공 UP 및 DOWN 신호와, 상기 플립-플롭의 상기 제1 및 제2출력 신호를 논리적으로 결합시켜, 카운트 비트를 발생시키는 논리 게이트 수단(20′)을 포함하는 것을 특징으로 하는 부분적으로 디코드된 테스트 어드레스 발생기.
3. 제2항에 있어서, 상기 플립-플롭이 상기 2가지 논리 상태중 독립된 한 상태로 프리셋되는 것을 특징으로 하는 부분적으로 디코드된 테스트 어드레스 발생기.
4. 제1항에 있어서, 상기 카운터 제어 수단은, 상기 초기 시드값을 나타내는 제1의 외부 제공 신호와 제2의 외부 제공 카운터 증가 신호를 논리적으로 AND 연산하는 제1AND 게이트(32′)와; 상기 제1AND 게이트의 출력 신호와 외부 제공 리셋 신호를 OR 연산하여, 단일 논리 상태로 프리셋될 수 있는 각각의 비트 발생기를 프리셋시키는 제1의 비트 발생기 프리셋 신호를 발생시키는 제1OR 게이트(34′)와; 상기 제1비트 발생기 프리셋 신호와, 어드레스 발생기가 카운트다운할 때 정해지는 외부 제공 DOWN 신호를 AND 연산하여 각각의 두가지 독립된 논리 상태로 프리셋시킬 수 있는 각 비트 발생기를 프리셋시키는 제2비트 발생기 프리셋 신호를 발생시키는 제2AND 게이트(36′)와; 상기 DOWN 신호를 발전시키는 인버터 및; 상기 제1비트 발생기 프리셋 신호와 상기 인버터의 출력 신호를 논리적으로 AND 시켜, 각각의 두가지 독립된 논리 상태로 프리셋될 수 있는 각 비트 발생기를 프리셋시키는 제3비트 발생기 프리셋 신호를 발생시키는 제3AND 게이트(38′)를 포함하는 것을 특징으로 하는 상기 테스트 어드레스 발생기.
5. 0과 사용자가 선택한 초기값 사이의 카운트를 발생시키는 방법에 있어서, 비트 발생기가 순차적으로 작동되고, 비트 발생기의 프리셋팅에 따라 설정된 사용자가 선택한 시드값과, 0 사이의 카운트를 집단으로 발생시키도록, 2가지 논리 상태중 독립된 한 논리 상태로 적어도 하나의 비트 발생기를 프리셋시키로 나머지 비트 발생기를 단일 논리 상태로 프리셋시켜서, 어드레스 카운트를 집단으로 발생시키기 위해서 다수의 상호 접속된 비트 발생기들중에서 독립된 비트 발생기를 프리셋팅시키는 단계와; 상기 비트 발생기들의 집단적인 카운트를 연속으로 변화시키기 위해 상기 비트 발생기를 순차적으로 작동시키는 단계를 포함하는 것을 특징으로 하는 카운트 발생 방법.