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KR970004759B1 - 다층회로를 제작하는 방법 - Google Patents

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KR970004759B1
KR970004759B1 KR1019880012020A KR880012020A KR970004759B1 KR 970004759 B1 KR970004759 B1 KR 970004759B1 KR 1019880012020 A KR1019880012020 A KR 1019880012020A KR 880012020 A KR880012020 A KR 880012020A KR 970004759 B1 KR970004759 B1 KR 970004759B1
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라차아드 렐릭 조오지프
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이 아이 듀우판 디 네모아 앤드 캄파니
제임즈 제이 플란
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Abstract

내용없음.

Description

다층회로를 제작하는 방법
제1도 내지 제6도는 본 발명에 따른 연속 단계를 개략적으로 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 세라믹 기판 2, 15 : 전도층
3, 12 : 유전성 그린테이프층 4, 13 : 채워지지 않은 통로
5 : 채워진 통로
본 발명은 층사이를 전기적으로 고립시키도록 유전성 그린테이프를 사용하여 다층회로를 제작하는 방법에 관한 것이다.
상호 접속 회로판은 기판상에 다수의 초소형 회로소자들이 전기적으로 그리고 기계적으로 상호 접속됨으로써 전자회로나 전자부시스템을 물리적으로 이룰 수 있다. 상기 다양한 종류의 전자소자들이 단일 콤팩트 패케이지에서 이웃한 서로가 물리적으로 고립되어 장착될 수 있고 패케이지로부터 뻗어나온 공동 접속부에 및/또는 각 전자소자들끼리 전기적으로 접속될 수 있도록 전자소자들을 한 장치에 결합시키는 것이 자주 요망된다.
복합 전자회로는 일반적으로 회로가 절연 유전층에 의해 분리된 여러 전도층으로 구성되도록 요구된다. 전도층은 유전체를 통한 전기적 전도경로('통로'라함)에 의해 레벨들 사이에 상호 접속된다. 그러한 다층구조는 회로가 좀더 치밀하게 되도록 한다.
다층회로를 제작하는 한가지 공지된 방법은 알루미나와 같은 딱딱한 절연기판상에 후막 전도체와 절연유전체를 연속적으로 인쇄하고 소정처리하는 것이다. 알루미나 기판은 역학적 버팀과 X-Y 치수 안정성을 제공하며 패턴화된 후막전도체 및 유전층과의 일치를 쉽도록 한다.
그러나, 후막처리는 스크린 메쉬(mesh)를 통한 인쇄가 유전층에 핀홀(pinhole)이나 빈틈을 만들어서 전도층 사이에 단락을 야기할 수 있는 단점을 가진다.
만약 후막유전체가 인쇄작업동안 페이스트의 흐름을 충분히 허용하여서 핀홀을 형성하려는 경향을 최소화한다는 것이 분명하다면, 조그만 통로는 유전 페이스트가 통로구멍속으로 흘러들어감에 의해 유지가 거의 위태로워진다. 또한, 각 층에 대한 반복 인쇄 및 소성처리 단계는 시간낭비이고 비싸다.
다층회로를 제작하는 또 다른 기술 방법은, 여러 전도층을 상호 접속시키기 위해 유전층을 통해 뻗어있는 금속화된 통로와 같이 인쇄되어지는 전도체상에 있는 다수의 세라믹 테이프 유전체를 동시 소성처리하는 것이다(스타인버그, 미국 제4,654,095호 참조). 상기 테이프층은 유기 결합제를 제거하고, 전도금속을 소결하며 그리고 유전체를 치밀하게 하도록 상승된 온도에서 소성처리되는 단일체 구조를 형성하기 위해 소정의 온도와 압력에서 서로 일치되어 눌리어져 쌓인다. 상기 처리는 소성처리가 단지 한번만 필요하므로, 제작시간과 노동력를 절약할 수 있고 전도체 사이에 단락을 야기시키는 유동금속의 확산을 제한하는 장점을 가진다. 그러나, 상기 처리는 소성처리상에 발생하는 수축량이 제어되기 어려운 단점을 가진다. 이러한 치수 불확실성은 특히 대규모 복합 회로에서는 바람직스럽지 못하며 차후의 조립작업동안 불일치될 수 있다.
한편, 비트리올과 브라운(Vitriol and Brown)의 미국특허 제 4,645,552호는 딱딱한 기판상에 다층회로를 제작하는 과정을 기술하였는데, 이것은 전도체와 유전체의 회로층이 회로에 연속적으로 가해져서 소성처리되는 방식에 있어서 전술한 후막처리와 유사하다.
회로는 다음과 같은 일련의 단계들로 딱딱하고 치수적으로 안정한 기판상에 제작된다;
(a) 전도체 패턴을 치수적으로 안정한 기판상에 형성하는 단계;
(b) 통로구멍을 유전성 그린테이프에 형성하는 단계;
(c) 그린테이프를 기판속에 전도체 패턴과 일치시켜 적층하는 단계;
(d) 기판, 전도체 그리고 그린테이프를 소성처리하는 단계;
(e) 유전 테이프의 상부면을 금속화하고 상기 통로를 채우는 단계; 그리고
(f) 다층구조가 완결될때까지 단계(b)에서 단계(e)까지를 반복하는 단계.
상기 처리는, 그린테이프가 유전성 절연층으로서 사용되고 기계적으로 펀치된 통로가 사용된다는 사실로 인해 핀홀과 통로막힘의 위험이 제거되기 때문에 후막 다층회로 제작과정에 있어서 얼마간의 단점이 제거된다. 그러나, 그 과정은 별도의 소성처리단계가 각 유전성 테이프층에 대해 포함되도록 요구한다. 이것은 시간낭비이고 비싸다. 더우기, 각 부가적인 소성처리는 유전층 속으로의 전도체 확산 가능성을 증가시키며 따라서 전도층 사이의 단락 위험을 증가시킨다.
그린테이프를 사용하여 다층회로를 제작하는 또 다른 방법은 레릭(Rellick)의 미국특허 제 4,655,864호에 기술되어 있는데, 여기에서 기능층의 소성처리는 연속적으로 수행되는바, 즉 각 층이 다음층의 적용전에 소성처리된다.
본 발명의 일반적인 목적은 층이 너무나 자주 소성처리 상태에 접하지 않도록 함으로써 전도물질을 유전층 속으로 덜 이동시키는 부가적인 장점을 가지고, 층의 우수한 X-Y 치수 안정도가 소성처리동안 얻어지도록 통상적인 후막 전도금속과 유전성 그린테이프를 사용하여 다층회로를 제작하는 새롭고 개선된 방법을 제공하는 것이다. 그러므로 본 발명의 방법은 좀더 적은 제작단계를 가진 덕택으로 또 안정한 다층회로를 더 많이 생산함으로써 좀더 경제적이다.
본 발명의 방법은 6개의 기본절차로 구성되는데, 각각에서 다수의 교번 후막전도층과 전도금속으로 채워진 통로를 포함하는 적층된 유전성 그린테이프층은 동시 소성처리된다. 상기 기본 절차들중 세 개의 경우, 상기 방법은 패턴화된 전도층을 전기적 절연기판상에 인쇄함으로써 시작된다. 다른 세개의 기본 절차의 경우, 상기 방법은 전기적으로 전도체나 절연체중 아무것이나 가능한 기판상에 유전성 그린테이프를 적충함으로써 시작된다.
첫번째 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다;
(a) 치수적으로 안정한 전기 절연기판을 제공하는 단계;
(b) 기판에 패턴화된 전도층을 적용하는 단계;
(c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)의 상기 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계;
(d) 적층된 그린테이프내의 상기 통로들을 전도 금속으로 채우는 단계;
(e) 다층회로가 전도층이 있는 2개 이상의 층들을 필요로 하는 경우, 원하는 갯우의 회로층들을 얻을 때까지 단계(b)에서 단계(d)까지의 순서를 반복하는 단계;
(f) 단계(e)에서 얻은 다층조립체를 동시에 소성처리하는 단계;
(g) 단계(f)에서의 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프에 있는 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고
(h) 상기 패턴화된 전도층을 소성처리하는 단계;
두번째 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다 :
(a) 치수적으로 안정한 전기 절연기판을 제공하는 단계;
(b) 상기 기판에 패턴화된 전도층을 적용하는 단계;
(c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)의 상기 팬턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적충하는 단계;
(d) 상기 적층된 그린테이프속에 있는 상기 통로들을 전도금속으로 채우는 단계;
(e) 단계(d)에서의 소성처리되지 않은 조립체의 그린테이프면에, 그린테이프에 있는 상기 통로와 일치시켜 패턴화된 전도층을 적용하는 단계;
(f) 전도 패턴이 있는 두개 이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수를 얻을때까지 단계(c)에서 단계(e)까지의 순서를 반복하는 단계; 그리고
(g)단계(f)에서의 다층 조립체를 동시에 소성처리하는 단계.
세번째의 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다;
(a) 치수적으로 안정한 전기 절연기판을 제공하는 단계;
(b) 상기 기판에 패턴화된 전도층을 적용하는 단계;
(c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)에서의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계;
(d) 적층된 그린테이프에 있는 상기 통로들을 전도 금속으로 채우는 단계;
(e) 단계(d)에서의 소성처리되지 않은 조립체의 그린테이프면에, 그린테이프에 있는 상기 통로들과 일치시켜 패턴화된 전도층을 적용하는 단계;
(f) 패턴화된 전도층과 노출된 유전영역에, 단계(e)에서의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프를 적층하는 단계;
(g) 전도 패턴이 있는 세개 이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수를 얻을때까지 단계(d)에서 단계(f)까지의 순서를 반복하는 단계;
(h) 단계(g)에서의 다층 조립체를 동시 소성처리하는 단계;
(i) 소성처리된 세라믹 테이프에 있는 통로를 채우고, 단계(h)에서의 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프에 있는 상기 통로들과 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고
(j) 단계(i)에서의 다층조립체를 소성처리하는 단계;
네번째 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다;
(a) 치수적으로 안정한 기판을 제공하는 단계;
(b) 기판에 유전성 그린테이프층을 적층하는 단계;
(c) 그린테이프에 있는 통로를 채우고, 유전성 그린테이프층에 패턴화된 전도층을 적용하는 단계;
(d) 패턴화된 전도층과 하부 유전성 그린테이프의 노출된 영역에, 단계(c)의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계;
(e) 전도 패턴이 있는 두개 이상의 층을 필요로 하는 다층회로의 경우, 소기의 회로층 수를 얻을때까지 단계(c)에서 단계(d)까지의 순서를 반복하는 단계;
(f) 단계(e)에서의 다층조립체를 동시 소성처리하는 단계;
(g) 소성처리된 세라믹 테이프에 있는 통로를 채우고, 단계(f)에서의 소성처리된 조립체의 세라믹 테이프면에 패턴화된 전도층을 적용하는 단계; 그리고
(h) 단계(g)에서의 통로와 패턴화된 전도층을 소성처리하는 단계;
다섯번째 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다.;
(a) 치수적으로 안정한 기판을 제공하는 단계;
(b) 상기 기판에 유전성 그린테이프층을 적층하는 단계;
(c) 그린테이프에 있는 통로를 채우고, 유전성 그린테이프층에 패턴화된 전도층 적층하는 단계;
(d) 패턴화된 전도층과 하부 유전성 그린테이프의 노출된 영역에, 단계(c)의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계;
(e) 유전성 그린테이프에 있는 통로를 채우고, 단계(d)에서의 유전성 그린테이프층에 패턴화된 전도층을 적용하는 단계;
(f) 전도 패턴이 있는 두개 이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수를 얻을때까지 단계(d)와 단계(e)의 순서를 반복하는 단계; 그리고
(g) 단계(f)에서의 다층조립체를 동시 소성처리하는 단계;
여섯번째 경우, 본 발명은 다층회로를 제작하는 방법을 다음의 연속적인 단계로 행한다;
(a) 치수적으로 안정한 기판을 제공하는 단계;
(b) 기판에 유전성 그린테이프층을 적층하는 단계;
(c) 유전성 그린테이프층에 포함된 통로를 채우는 단계;
(d) 상기 그린테이프층에, 하부 유전성 그린테이프층에 포함된 통로와 일치시켜 패턴화된 전도층을 적용하는 단계;
(e) 패턴화된 전도층과 하부 그린테이프의 노출된 영역에, 단계(d)의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계;
(f) 단계(e)에서 적용된 유전성 그린테이프층에 포함된 통로를 전도금속으로 채우는 단계;
(g) 전도 패턴이 있는 두개 이상의 층들을 필요로 하는 다층회로의 경우, 소기의 다층회로수를 얻을때까지 단계(d)에서 단계(f)까지의 순서를 반복하는 단계;
(h) 단계(g)에서의 다층조립체를 동시 소성처리하는 단계;
(i) 단계(h)에서의 동시 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프에 있는 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고
(j) 패턴화된 전도층을 소성처리하는 단계.
그린테이프층을 하부 전도층에 적층함에 있어서, 그린테이프는 하부 기판 또는 그린테이프층의 적어도 선택부분에 적층된다. 이것은 특정회로의 디자인 여하에 따른 것이다.
본 발명의 방법에 있어서 많은 장점들중 하나는 본 발명이 통상의 후막전도물질과 유전성 그린테이프를 사용할뿐만 아니라 상기 물질들을 전기회로의 형성에 적용하기 위한 통상의 기술을 사용해서 수행될 수 있다는 것이다.
그러므로 전도층 또는 전도금속은 스크린 인쇄를 위해 적당한 유동성을 가진 유기 매체속에 분산되어 있는 산화금속 또는 전도금속의 미세한 입자로 구성된 통상의 후막 전도 페이스트(paste)로 형성될 수 있다. 그런 인쇄가능한 전도후막 페이스트는 또한 무기결합체의 미세한 입자를 포함할 수 있다. 적당한 회로패턴으로 인쇄되어진 후에, 전도 후막층은 고형성분을 소결시키고 유기 매체를 휘발시키기 위해 소성처리된다.
중간 절연(유전)층은 하나 이상의 유전성 그린테이프층을 하부 전도층과 일치시켜 적층함으로써 형성되어진다. 유전성 그린테이프는 적층된 테이프가 산화 또는 비산화 분위기에서 소성처리될 때 열처리될 수 있는 중합 매트릭스에 분산된 티탄산바륨, 알루미나 또는 유리와 같은 미세한 유전물질로 구성되어 있다. 소성처리시, 중합 매트릭스는 열처리(연소)되고 유전물질은 소결 및/또는 치밀화된다.
그러한 후막 전도체 조성물과 유전성 그린테이프 및 그것들을 적용시키는 방법은 전자재료 분야에서 잘 알려져 있다.
또한 본 발명에 사용되는 무기 기판은 흔히 알루미나와 산화 베릴륨 같은 전기 절연성 세라믹 물질일 것이다.
본 발명에 사용되어질 수 있는 모든 기판 재료의 필수 조건은 그것이 얇은 층(예를들어, 600미크론)으로 형성될 때 딱딱해야만 하고 치수적으로 안정되어야 하는 것이다.
즉, 소성처리될 때 그것은 실제로 어떠한 휘어짐도 없어야 하며, 가장 중요한 것은 X-Y 평면에서 극히 안정적이어야만 한다는 것이다. 또한 본 발명용으로 사용되는 기판은 흔히 알루미나와 같은 전기 절연성 세라믹물질로 만들어질 것이다. 그러나, 몇몇 예에서 기판은 열전도성 물질로 만들어진 것이나 자기화(磁器化)강철과 같은 세라믹피복 금속으로 만들어진 것으로 사용될 수 있다.
그린테이프층에 있는 통로는 두가지 방식에 의해 채워질 수 있다. 한 방법에서는 후막전도 페이스트를 통로속에 직접 스크린인쇄함으로써 통로가 채워진다. 또다른 방법에서는 후막층을 통로속에 흘림으로써 상위 전도층의 스크린 인쇄동안 통로가 채워진다.
본 발명의 방법은 사용된 그린테이프의 두께에 따라 10 또는 12 전도층까지 포함할 수 있는 다층회로를 준비하는데 사용되어진다. 일반적으로, 그린테이프가 얇을수록 본 발명의 방법에 의해 신뢰성 있게 제작될 수 있는 층 수는 더 많아질 수 있다. 그린데이프는 일반적으로 약 50미크론에서 100미크론까지의 두께를 가질 것이다. 3개에서 6개까지의 전도층을 가지는 다층회로를 제작하는데 있어서 본 발명의 방법을 사용하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
제1도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(1)이 주어진다. 단계(b)에서는, 패턴화된 전도층(2)이 기판의 표면상에 전도후막 페이스트를 스크린 인쇄함으로써 주어진다. 단계(c)에서는, 전도층을 적용시킨 다음에, 채워지지 않은 통로(4)를 가진 유전성 그린테이프층(3)이 50℃의 온도와 600p.s.i의 압력에서 약 10분동안 패턴화된 전도층(2)과 기판의 선택된 영역상에 적층된다. 유전성 그린테이프층(3)은 통로(4)가 패턴화된 전도층과 일치되도록 위치된다. 단계(d)에서 소성처리되지 않은 테이프내에 있는 채워진 통로(5)는 전도성 후막 페이스트를 통로속으로 스크린 인쇄함으로써 형성된다. 통로를 채우는 단계 다음에, 단계(b)에서 단계(d)까지의 순서는 조립체가 4개의 전도층을 포함시키도록 세번 반복된다[단계(e)]. 반복단계가 완결되면, 조립체를 분당 약 50℃의 비율로 850℃까지 가열시키고 850℃의 온도에서 약 10분동안 유지시킴으로써 조립은 공기중에서 동시 소성처리되며, 그후 가열을 중지함으로써 냉각되어진다[단계(f)]. 동시 소성처리 단계동안, 후막 페이스트에서는 유기매체가, 세라믹 그린테이프에서는 중합결합제가 휘발되어 제거되고 테이프에 있는 무기결합제와 알루미나 둘다는 소결된다. 최종 패턴화된 전도층(6)이 소성처리된 세라믹 테이프의 표면에, 후막 전도 페이스트를 스크린 인쇄함으로써 채워진 통로와 일치되게 가해진다[단계(g)]. 마지막으로, 단계(g)를 거친 조립체는 단계(f)에서와 같은 방식으로 소성처리된다.
전술한 방법은 최초 테이프 라미네이션 단계로 진행되기전에 최초 패턴화된 전도층을 소성처리함으로써 바뀔 수 있다.
이러한 단일 소성처리 단계에 의해, 최초 전도층의 높이는 줄어들 수 있으며, 그럼으로써 최종 유전성 그린테이프층과 하부 전도층을 쉽게 일치시킬 수 있다.
다층구조 생성물이 단지 두 전도 패턴층만을 포함하고 있는 제1도 방식의 바람직한 실시예 있어서, 이 구조는 단계(d)와 단계(g)후 뿐만 아니라 단계(c)후에도 소성처리될 수 있다.
제2도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(1)이 주어진다. 단계(b)에서는 패턴화된 전도층(2)이 전도 후막 페이스트를 기판의 표면상에 스크린 인쇄함으로써 가해진다. 단계(c)에서는; 전도층(2)을 적용시킨 다음에, 채워지지 않은 통로(4)를 가진 유전성 그린테이프층(3)은 하부 전도층(2)와 일치된 채 기판의 선택된 영역과 패턴화된 전도층(2)상에 적층된다. 적층 조건은 제1도에서 설명한 절차와 동일하다. 단계(d)에서는, 소성처리되지 않은 세라믹 그린테이프에 있는 채워진 통로(5)가 전도 후막 페이스트를 통로속에 스크린 인쇄함으로써 형성된다. 단계(e)에서는, 통로를 채우는 단계 다음에, 두 번째 패턴화된 전도층(6)이 전도성 후막 페이스트를 그린테이프의 상부면에 스크린 인쇄함으로써 하부 그린테이프층(3)에 있는 채워진 통로(5)와 일치되어 가하여진다. 전도층(6)을 적용시킨 다음에, 단계(c)에서 단계(e)까지의 순서는 다층조립체가 5개의 전도층을 포함하도록 세번 반복된다. 단계(g)에서는, 반복단계가 완결되면, 그 조립체는 제1도에서 설명한 절차중 소성처리 단계와 같은 조건하에 동시 소성처리된다. 단계(f)에서의 동시 소성처리된 조립체는 제1도에서 설명한 방식에 의해 만들어진 것과 같은 구조를 가진다. 전술한 제1도의 방식에서 처럼, 최초 전도층은 최초 유전성 그린테이프층의 적층에 앞서 소성처리될 수 있다.
제3도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(1)이 주어지고, 그후 단계(b)에서는 패턴화된 전도층(2)이 전도 후막 페이스트를 기판(1)의 표면상에 스크린 인쇄함으로써 가해진다. 단계(c)에서는, 전도층(2)을 가한후, 채워지지 않은 통로(4)를 가진 유전성 그린테이프층(3)이 하부 전도층(2)가 일치된 채 기판의 선택된 영역과 패턴화된 전도층(2)상에 적층된다. 단계(d)에서는, 소성처리되지 않은 세라믹 그린테이프에 있는 통로(4)가 전도 후막 페이스트를 통로속에 스크린 인쇄함으로써 형성된다.
단계(e)에서는, 두번째 패턴화된 전도층(6)은 하부 그린테이프층(3)에 있는 채워진 통로(5)와 일치되어 스크린 인쇄에 의해 가하여 진다. 두 번째 전도층(6)을 적용시킨 다음에, 채워지지 않은 통로(8)를 가진 두 번째 유전성 그린테이프층은 하부 그린테이프층(3)의 선택된 영역과 상부 패턴화된 전도층(6)에 적층된다[단계(f)].
그 다음 단계(d)에서 단계(f)까지의 순서는 두 번 반복되고[단계(g)] 그후 4개의 전도층을 가진 최종 조립체는 전술한 방식으로 동시 소성처리된다[단계(h)]. 동시 소성처리 단계(h) 다음에, 채워지지 않은 통로(8)는 마지막 유전성 테이프층의 표면상에 마지막 패턴화된 전도층(10)을 인쇄하는 동안 채워진다. 그다음 전도층은 다층구조의 처리를 완결시키기 위해 사후 소성처리된다.
또는 채워진 통로(9)와 전도체(10)를 인쇄하는 것이 분리되어 수행될 수 있다. 이렇게 할 경우, 채워진 통로(9)는 패턴화된 전도층(10)을 가하기에 앞서 부가 소성처리 단계로 소성처리될 수 있다. 최종 다층구조는 제1도 및 제2도에 의해 설명된 것과 같은 배열을 가진다.
제4도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(11)이 주어진다. 단계(b)에서는, 유전성 그린테이프층(12)은 제1도 및 제2도에서 전술한 방식으로 기판의 표면상에 적층된다. 테이프층은 통로(13)을 포함하는데, 이것은 회로 디자인 여하에 따른 것으로 반드시 필요한 것은 아니다. 첫번째 테이프층이 통로를 포함하는 경우에는, 채워지지 않은 통로(13)는 다음의 전도층 인쇄단계중에 채워질 수 있거나 개별적으로 전도 페이스트를 통로속에 스크린 인쇄함으로써 채워질 수 있다. 단계(c)에서는, 패턴화된 전도층(15)이 채워지지 않은 통로(13)와 일치시켜 스크린 인쇄로 그린테이프층(12) 상부에 가해진다. 상기 스크린 인쇄단계에서, 그린테이프에 있는 통로는 후막 페이스트가 통로속에 투입됨에 의해 채워진다. 그러나, 본 분야에 숙련된자라면 전도층(15)과 통로 충전재(14)의 인쇄는 각각 분리된 두 단계로 수행될 수 있음을 알 수 있다. 후막 전도층의 스크린 인쇄와 통로 채움이 완결되면, 통로를 가진 두 번째 유전성 그린테이프층(16)이 있다면 그것은 하부 그린테이프층의 노출영역과, 인쇄 전도층(15)에 일치하여 적층된다. 그린테이프층(16)을 적용시킨 다음에, 단계(c),(d)의 순서는 다층조립체가 4개의 전도층을 포함하도록 세번 반복되고[단계(e)], 그후 단계(f)에서 이 조립체는 제1도 및 제2도에서 설명한 소성처리단계에서와 같은 조건으로 동시 소성처리된다. 소성처리된 조립체의 상부 테이프층에 있는 채워지지 않은 통로는 단계(c)에서와 같은 방식으로 전도층(19)의 인쇄와 동시에 채워진다[단계(g)]. 또는, 전도층의 인쇄와 통로 채움은 분리되어 수행될 수 있다. 그다음 단계(g)를 거친 조립체는 전술한 소성처리 단계에서와 같은 조건하에서 소성처리된다[단계(h)]. 통로(18)의 채움 인쇄가 전도체(19)의 인쇄와 분리된 단계로 수행된다면, 부가적인 소성처리단계가 통로 채움후에 수행될 수도 있다. 다층회로 구조는 제6도에 도시되어 있다.
제5도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(11)이 주어진다. 단계(b)에서, 유전성 그린테이프층(12)은 제1도 및 제2도에서 설명된 방식으로 기판의 표면상에 적층된다. 테이프층은 통로(13)을 포함하는데, 이것은 회로 디자인 여하에 따른 것으로 반드시 필요한 것은 아니다. 첫번째 테이프층이 통로를 포함하는 경우에, 채워지지 않은 통로(13)는 다음의 전도층 인쇄단계중에 채워질 수 있거나 전도 페이스트를 통로속에 개별적으로 스크린 인쇄함으로써 채어질 수 있다. 단계(c)에서는, 패턴화된 전도층(15)이 스크린 인쇄로 통로(13)와 일치시켜 그린테이프층(12)의 상부에 가해진다. 이러한 스크린 인쇄 단계에서, 그린 테이프에 있는 통로는 후막 페이스트를 통로속에 투입시킴으로써 채워진다. 전술한 바처럼, 인쇄단계와 통로 채움 단계는 각각 분리된 스크린인쇄단계로 수행될 수 있다. 후막 전도층과 통로충전재(14)의 스크린 인쇄가 완결되면, 통로(17)를 가진 두번째 유전성 그린테이프층이 하부 그린테이프의 노출 영역과 인쇄된 전도층(15)에 일치하여 적층된다. 단계(d)에서 그린테이프를 적용시킨 다음에, 단계(e)에서 패턴화된 전도층(19)은 전도 후막 페이스트를 스크린 인쇄하여 채워지지 않은 통로와 일치시켜서 노출된 그린테이프층의 상부에 가해진다. 이러한 스크린 인쇄단계에서, 단계(c)에서 처럼 그린테이프에 있는 통로(18)는 전도층의 스크린 인쇄동안 후막 페이스트를 통로속에 투입시킴으로써 채워질 수 있거나 개별적인 스크린 인쇄단계로 채워질 수 있다.
그다음 단계(d),(e)의 순서는 5개의 전도층을 가진 다층 조립체를 형성하기 위해 세 번 반복되고[단계(f)], 그런후 단계(g)에서 조립체는 전술한 바와 같은 동일 조건하에서 동시 소성처리된다.
제6도를 참조하면, 단계(a)에서는 알루미나로 만들어진 딱딱한 세라믹 기판(11)이 주어진다. 단계(b)에서는, 유전성 그린테이프층(12)은 제1도 및 제2도에 설명한 방식으로 기판의 표면상에 적층된다. 테이프층은 통로(13)를 포함할 수 있는데, 이것은 회로 디자인 여부에 따른 것으로 반드시 필요한 것은 아니다. 첫 번째 테이프층이 통로를 포함하는 경우에, 채워지지 않은 통로(13)는 다음의 전도층 인쇄단계중에 채워질 수 있거나 전도 후막 페이스트를 통로속으로 개별 스크린 인쇄함으로써 채워질 수 있다. 단계(c)에서, 채워지지 않은 통로(13)는 전도 페이스트를 통로속으로 스크린 인쇄함으로써 채워진다. 단계(d)에서, 패턴화된 전도층(15)은 채워진 통로(14)와 일치시켜서 적층된 그린테이프(12)상에 스크린 인쇄함으로써 가해진다. 단계(d)에 가해진 전도층과 하부 그린테이프층(12)의 노출된 영역중 선택된 부분에, 패턴화된 전도층(15)과 일치되는 채워지지 않은 통로(17)를 가진 유전성 그린테이프층(16)이 적층된다. 유전성 그린테이프층(16)의 적층후에, 통로 채움(18)은 전도 페이스트를 스크린 인쇄함으로써 수행된다[단계(f)].
그다음 단계(d)에서 단계(f)까지의 순서는 세번 반복되고 다층구조는 전술한 바처럼 동시 소성처리된다[단계(h)]. 소성처리를 완결하면 최종 패턴화된 전도층(19)이 채워진 통로롸 일치시켜 마지막 적층된 그린테이프층에 가해지고[단계(i)] 소자는 소성처리된다[단계(j)].

Claims (21)

  1. (a) 치수적으로 안정한 전기 절연기판을 제공하는 단계; (b) 상기 기판에 패턴화된 전도층을 적용하는 단계; (c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)의 상기 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계; (d) 적층된 그린테이프에 있는 상기 통로들을 전도 금속으로 채우는 단계; (e) 전도 패턴이 있는 둘이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수가 얻어질때까지 단계(b) 내지 (d)의 순서를 반복하는 단계; (f) 단계(e)에서 얻은 다층조립체를 동시 소성처리하는 단계; (g) 단계(f)에서의 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고(h) 상기 패턴화된 전도층을 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  2. 제1항에 있어서, 단계(b)의 최초 패턴화된 전도층은 단계(c)로 처음 나아가기 전에 소성처리되는 방법.
  3. (a) 치수적으로 안정한 전기 절연기판을 제공하는 단계; (b) 상기 기판에 패턴화된 전도층을 적용하는 단계; (c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)의 패턴화된 전도층과 일치시킨 통로가 형성되어 있은 유전성 그린테이프층을 적층하는 단계; (d) 적층된 그린테이프에 있는 통로를 전도 금속으로 채우는 단계; (e) 단계(d)에서의 소성처리되지 않은 조립체의 그린테이프면에, 세라믹 그린테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; (f) 전도 패턴이 있는 둘 이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수가 얻어질때까지 단계 (c)내지 (e)의 순서를 반복하는 단계; 그리고 (g) 단계(f)에서의 다층 조립체를 동시 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  4. 제3항에 있어서, 단계(b)의 최초 패턴화된 전도층은 단계(c)로 처음 나아가기 전에 소성처리되는 방법.
  5. (a) 치수적으로 안정한 전기 절연기판을 제공하는 단계; (b) 상기 기판에 패턴화된 전도층을 적용하는 단계; (c) 패턴화된 전도층과 기판의 노출된 영역에, 단계(b)의 패턴화된 전도층과 일치시킨 통로가 형성되어 있는 유전성 그린테이프층을 적층하는 단계; (d) 적층된 그린테이프에 있는 통로를 전도 금속으로 채우는 단계; (e) 단계(d)에서의 소성처리되지 않은 조립체의 그린테이프면에, 그린테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; (f) 패턴화된 전도층과 노출된 유전영역에, 단계(e)의 패턴화된 전도층과 일치시킨 통로가 형성되어 있는 유전성 그린테이프층을 적층하는 단계; (g) 전도 패턴이 있는 셋이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수가 얻어질때까지 단계(c) 내지 (f)의 순서를 반복하는 단계;(h) 단계(g)에서의 다층 조립체를 동시 소성처리하는 단계; (i) 소성처리된 세라믹 테이프에 있는 통로를 채우고, 단계(h)에서의 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고 (j) 단계(i)에서의 다층조립체를 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  6. 제5항에 있어서, 단계(i)에 있는 채워진 통로는 패턴화된 전도층을 적용하기에 앞서 소성처리되는 방법.
  7. 제5항에 있어서, 소성처리된 세라믹 테이프에 있는 통로는 단계(i)에 있는 패턴화된 전도층의 적용 동안 채워지는 방법.
  8. (a) 치수적으로 안정한 기판을 제공하는 단계; (b) 상기 기판에 유전성 그린테이프층을 적층하는 단계; (c) 유전성 그린테이프에 있는 통로를 채우고, 그린테이프층에 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; (d) 패턴화된 전도층과 하부 유전성 그린테이프의 노출된 영역에, 단계(c)의 패턴화된 전도층과 일치시킨 통로가 형성되어 있는 유전성 그린테이프층을 적층하는 단계; (e) 전도 패턴이 있는 둘이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수가 얻어질때까지 단계(c)와 (d)의 순서를 반복하는 단계; (f) 단계(e)에서의 다층조립체를 동시 소성처리하는 단계; (g) 소성처리된 세라믹 테이프에 있는 통로를 채우고, 단계(f)에서의 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고 (h) 단계(g)에서의 다층 조립체를 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  9. 제8항에 있어서, 단계(g)에 있는 채워진 통로는 패턴화된 전도층을 적용하기 전에 소성처리되는 방법.
  10. 제8항에 있어서, 최초 세라믹 그린테이프는 최초 패턴화된 전도층의 적용동안 채워지는 통로를 포함하는 방법.
  11. 제8항에 있어서, 소성처리된 세라믹 테이프에 있는 통로는 단계(g)에서 패턴화된 전도층의 적용동안 채워지는 방법.
  12. 제8항에 있어서, 상기 기판은 전기적으로 전도성인 방법.
  13. 제8항에 있어서, 상기 기판은 전기적으로 절연성인 방법.
  14. (a) 치수적으로 안정한 기판을 제공하는 단계; (b) 상기 기판에 유전성 그린테이프층을 적층하는 단계; (c) 그린테이프에 있는 통로를 채우고, 유전성 그린테이프층에 패턴화된 전도층을 적용하는 단계; (d) 패턴화된 전도층과 하부 유전성 그린테이프의 노출된 영역에, 단계(c)의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전상 그린테이프층을 적층하는 단계; (e) 단계(d)에서의 유전성 그린테이프층에 패턴화된 전도층을 적용하고, 유전성 그린테이프에 있는 통로를 채우는 단계; (f) 전도 패턴이 있는 둘이상의 층들을 필요로 하는 다층회로의 경우, 소기의 회로층 수가 얻어질때까지 단계(d)와 (e)의 순서를 반복하는 단계; 그리고 (g) 단계(f)에서의 다층조립체를 동시 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  15. 제14항에 있어서, 최초 세라믹 그린테이프층은 최초 패턴화된 전도층의 적용동안 채워지는 통로를 포함하는 방법.
  16. 제14항에 있어서, 상기 통로는 최초 패턴화된 전도층의 적용전에 채워지고 소성처리되는 방법.
  17. 제14항에 있어서, 상기 기판은 전기적으로 전도성인 방법.
  18. 제14항에 있어서, 상기 기판은 전기적으로 절연성인 방법.
  19. (a) 치수적으로 안정한 기판을 제공하는 단계; (b) 상기 기판에 유전성 그린테이프층을 적층하는 단계; (c) 유전성 그린테이프층에 포함되어 있는 통로를 채우는 단계; (d) 하부 유전성 그린테이프층에 포함된 통로와 일치시켜 그린테이프층에 패턴화된 전도층을 적용하는 단계; (e) 패턴화된 전도층과 하부 그린테이프의 노출된 영역에, 단계(d)의 패턴화된 전도층과 일치시킨 통로들이 형성되어 있는 유전성 그린테이프층을 적층하는 단계; (f) 단계(e)에 적용된 유전성 그린테이프에 포함된 통로를 전도금속으로 채우는 단계; (g) 전도 패턴이 있는 둘이상의 층들을 필요로 하는 다층회로의 경우, 소기의 다층회로수가 얻어질때까지 단계(d) 내지 (f)의 순서를 반복하는 단계; (h) 단계(g)에서의 다층조립체를 동시 소성처리하는 단계; (i) 단계(h)에서의 동시 소성처리된 조립체의 세라믹 테이프면에, 세라믹 테이프내의 통로와 일치시켜 패턴화된 전도층을 적용하는 단계; 그리고 (j) 상기 패턴화된 전도층을 소성처리하는 단계; 로 연속 구성되는 다층회로를 제작하는 방법.
  20. 제19항에 있어서, 상기 기판은 전기적으로 전도성인 방법.
  21. 제19항에 있어서, 상기 기판은 전기적으로 절연성인 방법.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0247575B1 (en) * 1986-05-30 1993-07-21 Furukawa Denki Kogyo Kabushiki Kaisha Multilayer printed wiring board and method for producing the same
JPH0611018B2 (ja) * 1988-01-07 1994-02-09 株式会社村田製作所 セラミック生シートの積層方法
JPH065656B2 (ja) * 1988-02-19 1994-01-19 株式会社村田製作所 セラミック積層体の製造方法
EP0429670B1 (en) * 1989-06-16 1994-06-08 Nitto Denko Corporation Method of producing fired pattern
US5074035A (en) * 1989-07-19 1991-12-24 Excello Circuits Method of making thin film laminate printed circuit
US5102720A (en) * 1989-09-22 1992-04-07 Cornell Research Foundation, Inc. Co-fired multilayer ceramic tapes that exhibit constrained sintering
US5176772A (en) * 1989-10-05 1993-01-05 Asahi Glass Company Ltd. Process for fabricating a multilayer ceramic circuit board
CA2023713A1 (en) * 1989-10-23 1991-04-24 Mark S. O'brien Gaseous isostatic lamination process
JP2761776B2 (ja) * 1989-10-25 1998-06-04 Ii Ai Deyuhon De Nimoasu Ando Co 多層回路板の製造方法
US5006182A (en) * 1989-11-17 1991-04-09 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits
US5379515A (en) * 1989-12-11 1995-01-10 Canon Kabushiki Kaisha Process for preparing electrical connecting member
DE4030055A1 (de) * 1990-09-22 1992-03-26 Bosch Gmbh Robert Verfahren zum herstellen einer schaltung
EP0501361B1 (en) * 1991-02-25 2002-05-15 Canon Kabushiki Kaisha Electrical connecting member and method of manufacturing the same
US5302219A (en) * 1991-04-03 1994-04-12 Coors Electronic Package Company Method for obtaining via patterns in ceramic sheets
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
US5209798A (en) * 1991-11-22 1993-05-11 Grunman Aerospace Corporation Method of forming a precisely spaced stack of substrate layers
JP2985448B2 (ja) * 1991-12-09 1999-11-29 株式会社村田製作所 セラミックグリーンシートの積層方法
JP2707903B2 (ja) * 1992-01-28 1998-02-04 日本電気株式会社 多層プリント配線板の製造方法
US5199163A (en) * 1992-06-01 1993-04-06 International Business Machines Corporation Metal transfer layers for parallel processing
US5470412A (en) * 1992-07-30 1995-11-28 Sumitomo Metal Ceramics Inc. Process for producing a circuit substrate
US5454161A (en) * 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5855995A (en) * 1997-02-21 1999-01-05 Medtronic, Inc. Ceramic substrate for implantable medical devices
US6231707B1 (en) 1998-09-22 2001-05-15 International Business Machines Corporation Method of forming a multilayer ceramic substrate with max-punched vias
US6341417B1 (en) 1999-09-23 2002-01-29 International Business Machines Corporation Pre-patterned substrate layers for being personalized as needed
US6569278B1 (en) 1999-09-29 2003-05-27 International Business Machines Corporation Powder metal polymer organic sheet punching for substrate conductors
TW507484B (en) * 2000-03-15 2002-10-21 Matsushita Electric Ind Co Ltd Method of manufacturing multi-layer ceramic circuit board and conductive paste used for the same
JP4770059B2 (ja) * 2001-05-24 2011-09-07 パナソニック株式会社 セラミック多層基板の製造方法
TW540285B (en) * 2002-09-11 2003-07-01 Universal Scient Ind Co Ltd Parallel stack process of multi-layer circuit board
JP4432489B2 (ja) * 2003-12-25 2010-03-17 パナソニック株式会社 静電気対策部品の製造方法
JP2007180105A (ja) * 2005-12-27 2007-07-12 Sanyo Electric Co Ltd 回路基板、回路基板を用いた回路装置、及び回路基板の製造方法
DE102010035488B4 (de) * 2010-08-26 2018-11-15 Snaptrack, Inc. Herstellung von keramischen Grünfolien sowie deren Verwendung zur Herstellung von Keramiken

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3770529A (en) * 1970-08-25 1973-11-06 Ibm Method of fabricating multilayer circuits
JPS51107470A (ja) * 1975-03-17 1976-09-24 Ngk Spark Plug Co Seramitsukutasohaisenkibanno seizoho
JPS5349264A (en) * 1976-10-15 1978-05-04 Fujitsu Ltd Method of producing multilayer ceramic substrate
JPS5572100A (en) * 1978-11-27 1980-05-30 Fujitsu Ltd Method of manufacturing ceramic circuit board
JPS57184296A (en) * 1981-05-09 1982-11-12 Hitachi Ltd Ceramic circuit board
JPS58182323A (ja) * 1982-04-20 1983-10-25 Nec Corp 位相同期回路
JPS59995A (ja) * 1982-06-16 1984-01-06 富士通株式会社 銅導体多層構造体の製造方法
JPS60221358A (ja) * 1984-04-13 1985-11-06 日本碍子株式会社 電気絶縁体用セラミック組成物
FR2571545B1 (fr) * 1984-10-05 1987-11-27 Thomson Csf Procede de fabrication d'un substrat de circuit hybride de forme non plane, et circuit hybride non plan obtenu par ce procede
US4645552A (en) * 1984-11-19 1987-02-24 Hughes Aircraft Company Process for fabricating dimensionally stable interconnect boards
US4654095A (en) * 1985-03-25 1987-03-31 E. I. Du Pont De Nemours And Company Dielectric composition
US4655864A (en) * 1985-03-25 1987-04-07 E. I. Du Pont De Nemours And Company Dielectric compositions and method of forming a multilayer interconnection using same

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