KR970001636B1 - 영상신호의 시간축 보정 장치 - Google Patents

Abstract

내용 없음.

Description

영상신호의 시간축 보정 장치

제1도는 종래의 영상신호의 시간축 보정 장치의 블록 구성도.

제2도는 본 발명의 영상신호의 시간축 보정 장치의 블록 구성도.

제3도의 (a), (b)는 샘플링 클록과 색부반송파 위상 관계를 나타낸 타이밍도.

제4도는 본 발명의 색부반송파 위상 오차 검출부의 블록 구성도.

제5도의 (a) 내지 (g)는 본 발명의 색부반송파 위상 오차 검출부의 신호 파형도.

제6도의 본 발명의 수평 동기 위상 오차 검출부의 블록 구성도.

제7도는 (a) 내지 (d)는 본 발명의 수평 동기 위상오차 검출부의 신호 파형도.

제8도는 본 발명의 루프 필터는 블록 구성도.

제9도는 루프 필터에 따른 위상 오차 전달 특성을 나타낸 도면.

제10도는 본 발명의 FIFO메모리의 블록 구성도.

제11도는 본 발명의 FIFO콘트롤러의 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명

21 : 아날로그 디지탈 변환부 22 : 드롭 아웃 보정부

23 : FIFO메모리 24 : FIFO콘트롤러

25 : 디지탈 아날로그 변환부 26 : 색부반송파 위상 오차 검출부

27 : 수평 동기 위상 오차 검출부 28 : 동기 분리부

29 : 위상 오차 검출부 30 : 루프 필터

31 : 스위칭 수단 32 : 디지탈 타이밍 발진부

33 : 라이트 클록 생성부 34 : 제1래치부

35 : 감산기 36 : 제2래치부

37 : 디지탈 타이밍 발진부 38 : 리드 클록 생산부

본 발명은 영상신호에 포함된 시간축 변동을 보정하는 장치에 관한 것으로서 특히, 색부반송파에 위상 동기루프를 형성하여 FIFO메모리에 라이트하고, 연속하는 두 라인간의 색부반송파 위상 오차의 차이분으로 리드 클록을 변조하여 속도 오차까지 보상할 수 있도록 한 영상신호의 시간축 보정 장치에 관한 것이다.

종래의 영상신호의 시간축 보정 장치는 도면 제1도를 참조하면, 입력 아날로그 영상신호의 동기신호를 검출하는 복합 동기신호 검출부(1)와, 입력 아날로그 영상신호를 디지탈 신호로 변환하는 아날로그 디지탈 변환부(2)와, 상기 아날로그 디지탈 변환부(2)에서 출력된 디지탈 영상신호를 외부에서 입력되는 드롭 아웃 검출신호(DOD）에 의해 타이밍을 맞춰 출력하는 드롭 아웃 보정부(3)와, 상기 드롭 아웃 보정부(3)의 출력을 저장하는 FIFO메모리(4)와, 상기 FIFO메모리(4)의 출력을 아날로그 영상신호로 변환하여 출력하는 디지탈 아날로그 변환부(5)와, 상기 아날로그 디지탈 변환부(2)에서 출력된 신호의 색부반송파 위상 오차를 검출하는 색부반송파 위상 오차 검출부(6)와, 상기 아날로그 디지탈 변환부(2)에서 출력된 신호의 수평 동기신호의 위상 오차를 검출하는 수평 동기 위상 오차 검출부(7)와, 상기 색부반송파 위상 검출부(6)의 출력 또는 상기 수평 동기 위상 오차 검출부(7)의 출력을 선택하는 위상 검출부(8)와, 상기 위상 검출부(8)에서 출력된 신호를 필터링하는 위상 동기 루프 필터(9)(10)와, 상기 루프 필터 (10)에서 출력된 신호의 타이밍을 일치시키는 타이밍 발진부(11)와, 상기 타이밍 발진부(11)의 출력을 입력받아 상기 아날로그 디지탈 변환부(2)의 샘플링 클록 및 FIFO메모리(4)의 라이트 클록을 생성하는 라이트 클록 생성부(12)와, 상기 FIFO메모리(4)의 출력 신호에서 동기신호를 분리하여 수직 동기신호(Ｖ)를 위상 검출부(8)에 공급하고, 수평 동기신호(Ｈ)를 선형 보간부(14)에 공급하는 동기 분리부(13)와, 상기 동기 분리부(13)에서 분리된 수평 동기신호(Ｈ)와 위상 검출부(8)에서 출력된 신호의 선형 보간을 실행하는 선형 보간부(14)와, 상기 선형 보간부(14)의 출력 신호를 1/455 연산 처리하는 연산기(15)와, 상기 연산기(15)의 출력을 적분하여 성형 보간부(14)에 공급하는 적분부(16)와, 상기 선행 보간부(14)에서 출력된 신호를 위상 변조시키는 위상 변조부(17)와, 상기 위상 변조부(17)의 출력을 입력받아 FIFO메모리(4)의 리드클록 및 디지탈 아날로그 변환부(5)의 샘플링 클록을 생성하는 리드 클록 생성부(18)로 구성되며, 이와 같이 구성된 종래의 영상신호의 시간축 보정 장치에 의한 보정 동작을 설명하면 다음과 같다.

입력되는 아날로그 영상신호는 라이크 클록 생성부(12)에서 공급되는 클록을 샘플링 클록으로 입력받아 아날로그 디지탈 변환부(2)에서 8비트의 디지탈 영상신호로 변환된다.

디지탈 변환된 영상신호는 드룹 아웃 보정부(3)에 입력되어 외부에서 입력되는 드롭 아웃 검출 신호(DOD)에 의하여 1H 이전의 값을 래치하되, 매 라인 마다 색부반송파의 위상이 반전되는 고려하여 타이밍을 맞춰 출력한다.

이때 복합 동기신호 검출부(1)는 입력 아날로그 영상신호의 복합 동기신호를 분리하여 드롭 아웃 보정부(3)에 공급해 준다.

FIFO메모리(4)는 드롭 아웃 보정부(3)의 출력을 라이트 생성부(12)의 라이트 클록(4fsc)에 맞춰 저장하고, 리드 클록 생상부(18)의 리드 클록에 맞춰 읽어내서 디지탈 아날로그 변환부(5)로 공급한다.

디지탈 아날로그 변환부(5)는 입력되는 디지탈 영상신호를 리드 클록 생성부(18)에서 제공되는 클록에 맞춰 아날로그 신호로 변환하여 출력한다.

상기한 바와 같이 입력된 영상신호에 지터(JITTER)가 포함된 경우 이 지터에 따라 가변되는 라이트 클록을 생성하는 방법은 수평 동기신호에 고정하는 방법과 색부반송파에 고정하는 방법을 사용하며, 종래의 영상신호의 시간축 보정 장치에서는 이 두가지 방법을 선택적으로 사용한다. 즉, 아날로그 디지탈 변환부(2)의 출력 신호가 색부반송파 위상 오차 검출부(6)와 수평 동기 위상 오차 검출부(7)로 입력되고, 각각에서 검출된 색부반송파 위상 오차와 수평 동기 위상 오차는 위상 검출부(8)에 공급되어 선택적으로 출력된다.

위상 검출부(8)의 선택 기준은 외부에서 입력되는 신호(JMP)와, 동기 분리부(13)에서 분리된 수직 동기신호(V)이며, 수직 동기 구간에서는 색부반송파가 없는 것을 고려하고, 외부에서 강제적으로 영상신호에 시간축 흐트러짐이 클때를 알리는 경우를 고려하여 상기 두가지 경우에는 수평 동기 위상 오차 검출부(7)의 출력만을 선택하여 출력하고, 그 이외의 경우에는 색부반송파 위상 오차 검출부(6)의 출력을 선택하여 출력한다.

이때 동기 분리부(13)는 FIFO메모리(4) 출력중 시간축 보정된 복합 동기신호로부터 수평 동기신호 및 수직 동기신호를 분리하여 수직 동기신호(Ｖ)는 위상 검출부(8)에 공급하고, 수평 동기신호(H)는 선형 보간부(14)에 공급한다.

상기 위상 검출부(8)의 출력은 루프 필터(9)로 입력되어 저주파 성분이 이득 조절된 후, 후단의 루프 필터(10)로 입력되어 위상 보정 및 이득 조절을 수행한다.

이때 수평 동기 위상 오차 검출부(7)에서 수평 동기 위상 오차가 커서 정상적이지 못함으로써 수평 동기 위상 오차 검출부(7)의 출력을 선택하도록 주어지는 우선 신호(HI)를 루프 필터(10)가 받아 전단의 루프 필터(9)의 출력과 수평 동기 위상 오차 검출부(7)의 출력중 하나를 선택하여 출력한다.

루프 필터(10)의 출력은 디지탈 타이밍 발진부(11)로 입력되고, 디지탈 타이밍 발진부(11)는 위상 오차에 따른 주파수의 신호를 발진시켜 라이트 클록 생성부(12)에 공급한다.

라이트 클록 생성부(12)는 입력된 신호에 따라 4fsc 클록을 생성하여 아날로그 디지탈 변환부(2) 및 FIFO메모리(4)에 공급해 준다.

이와 같이 하여 위상 동기 루프에 의해 구한 가변 4fsc 클록으로 영상신호를 샘플링하더라도 1H 기간내에 존재하는 속도 오차는 잔존하므로 현재 위상 검출부(8)의 출력과 1H 이전의 위상 검출부(8)의 출력 사이를 선형 보간부(14)에서 보간한다.

즉, 위상 검출부(8)의 출력은 동기 분리부(13)로부터 수평 동기신호(H)를 이용해서 선형 보간부(14)에서 라인별로 래치하고, 두 라인간의 위상차를 메모리로 구성된 1/455 연산기(15)로 보내서 라인간 위상차의 1／455 값을 얻고, 이를 적분부(16)에서 적분하여 4fsc 클록으로 두 클록 마다 누적한 값을 선형 보간부(14)로 피이드백 시켜 준다.

선형 보간부(14)에서는 １H 이전의 위상 오차에 적분분(16)의 출력을 가산하여 출력함으로써 １Ｈ기간에 이르면 과거의 오차값이 현재 오차값에 이르도록 한다.

이러한 선형 보간부(14)의 출력은 위상 변조부(17)로 출력되어 한 수평 라인 이내에 존재하는 속도 오차에 비례하여 위상 변조된 신호를 얻고, 이를 리드 클록 생성부(18)에서 리드 클록으로 변환 및 중폭하여 FIFO메모리(4)의 클록과 디지탈 아날로그 변환부(5)의 샘플링 후처리 클록으로 공급하게 된다.

이와 같은 종래의 영상신호의 시간축 보정 장치에 의하면 다음과 같은 문제점이 있다.

첫째는 색부반송파 위상 오차 검출부(6)의 출력과 수평 동기 위상 오차 검출부(7)의 출력 사이를 전환시키는 문제이다.

즉, 대개의 영상신호는 군 지연이 고정인 선형 위상 처리가 되지 않는 경우가 많고, 따라서 수평 동기신호와 색부반송파 사이의 위상차가 0도를 벗어나 있게 되며, 이런 경우에 두 위상 오차 검출부(6)(7)의 기준 위상은 서로 다르므로 수직 동기때마다 전환하면 수직 동기에서 잔류 지터가 커지게 되고, 이를 해결하기 위해서는 수직 동기 구간에서 수평 동기에 의한 위상 동기 루프를 형성한 후, 색부반송파 위상 오차를 전환할때 수평 동기신호와 색부반송파 사이의 위상차를 고려하여 위상을 보정하던가, 또는 색부반송파 위상 오차 검출부(6)의 출력을 기준으로하는 샘플링 기준을 옮겨 주는 회로가 필요하게 된다.

두번째는, 속도 보상을 위하여 리드 클록에 대해 선형 위상 보간한 값으로 위상 변조하는데 있어서의 문제점으로서 이를 구성함에 있어, 라이트 클록을 만들기 위한 디지탈 타이밍 발진부와 다른 구조의 디지탈 위상 변조기가 1/455 나눗셈 계산기 또는 롬 및 4fsc 클록으로 두 클록씩 누적하는 적분기 등이 필요하게 되는 문제점이 있다.

본 발명은 영상신호의 색부반송파 신호에 위상 동기 루프를 구성하는 기술로서, 종래장치가 색부반송파가 없는 수직 동기 구간에 수평 동기신호를 사용하던 방식에서 수평 동기로부터 색부송파에 버금가는 정확도로 위상 오차 검출을 해야하던 어려움과 수평 동기와 색부반송파간의 위상차를 고려해야 하는 하드웨어상의 복잡도를 고이득 필터 전환 및 클리어 동작으로 해결한 영상신호의 시간축 보정 장치를 제공함을 목적으로 한다.

또한 본 발명은 리트 클록 변조를 실행함에 있어, 한 라인내에 발생한 속도 오차를 FIFO메모리에서 지연된 시간만큼 정확한 시간에 리드클록의 변조를 함으로써, 디지탈 타이밍 발진부의 주파수 변환 특성에서 주파수 변동이 한 라인내에 위상 적분에 해당하는 성질을 그대로 이용함으로써 리드 클록 위상 변조부를 간소화한 영상신호의 시간축 보정 장치를 제공함을 목적으로 한다.

도면 제2도는 상기한 목적을 달성하기 위한 본 발명의 영상산호의 시간축 보정 장치 구성을 나타낸 도면이다.

제2도를 참조하면 본 발명의 영상신호의 시간축 보정 장치는, 입력 영상신호를 색부반송파 신호 주파수(fsc)의 소정 배수의 샘플링 클록으로 디지탈 변환하는 아날로그 디지탈 변환부(21)와, 상기 아닐로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호의 드롭 아웃을 보정하는 드롭 아웃 보정부(22)와, 상기 드롭 아웃 보정부(22)에서 출력된 디지탈 영상신호를 라이트 클록에 맞춰 저장하고, 리드 클록에 맞춰 출력하는 FIFO메모리(23)와, 상기 FIFO메모리(23)에 리드 클록을 생성하여 공급하고 또 디지탈 아날로그 변환부(25)에도 변환을 위한 리드 클록을 공급하는 리드콜록 공급수당과, 상기 FIFO메모리(23)의 리드/라이트 타이밍을 제어하는 FIFO 콘트롤러(24)와 상기 FIFO메모리(23)의 출력 영상신호를 이날로그 영상신호로 변환하는 디지탈 아날로그 변환부(25)와, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호의 색부반송파 위상 오차를 검출하는 색부반송파 위상 오차 검출부(26)와, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호의 수평 동기 위상 오차를 검출하여 연속되는 수평 라인간의 오차가 일정 범위내에 있음을 지시하는 신호(HEGOOD)를 출력하는 수평 동기 위상 오차 검출부(27)와, 상기 아날로그 디지탈 변화부(21)에서 출력된 디지탈 영상신호에서 수평 및 수직 동기신호를 분리하는 동기 분리부(28)와, 상기 동기 분리부(28)에서 수직 동기신호(Ｖ)를 선택 신호로하여 수직 동기 구간에는 0을 출력하고, 수직 동기 이외의 구간에는 색부반송파 위상 오차 검출부(26)의 출력을 선택하는 위상 오차 검출부(29)와, 상기 위상 오차 검출부(29)의 출력을 필터링하는 루프 필터(30)와, 상기 수평 동기신호 위상 오차 검출부(27)의 출력(HEGOOD)을 선택신호로 하여 상기 위상 오차 검출부(29)의 출력 또는 루스 필터(30)의 출력을 선택하는 스위칭 수단(31)과, 상기 스위칭 수단(31)에서 선택 출력된 신호에 따라 라이트 클록 타이밍을 제공하는 디지탈 타이밍 발진부(32)와, 상기 디지탈 타이밍 발진부(32)의 출력을 입력받아 라이트 클록(WCK)을 발생시켜 아날로그 디지탈 변환부(21) 및 FIFO메모리(23)에 공급하는 라이트 클록 생성부(33)로 구성된다.

이러한 구성에서는 FIFO메모리(23)의 리드 클록(RCK)을 고정된 주파수(4fsc)로 설정한 경우이고, 영상신호의 시간축 변동 성분을 보정하게 된다.

한편, 실시예로서 상기 리드클록 공급수단은, 상기 위상 오차 검출부(29)의 출력을 동기 분리부(28)에서 출력된 수평 동기신호(Ｈ)에 따라 래치하여 1Ｈ 이전의 위상 오차를 저장하는 제1래치부(34)와, 상기 제1래치부(34)에서 출력된 1Ｈ 이전의 위상 오차와 위상 오차 검출부(29)의 현재 위상 오차 출력을 감산하는 감산기(35)와, 상기 감산기(35)의 출력을 FIFO콘트롤러(24)의 제어를 받아 래치하여 라인간의 위상 오차를 저장하는 제2래치부(36)와, 상기 제2래치부(36)의 출력에 따라 리드 클록 타이밍 제공하는 디지탈 타이밍 발진부(37)와, 상기 디지탈 타이밍 발진부(37)의 출력을 입력으로 하여 FIFO메모리(23) 및 디지탈 아날로그 변환부(25)의 리드 클록(RCK)을 생성하는 리드 클록 생성부(38)를 포함하여 속도 오차를 보상할 수 있도록 한다.

이와 같이 구성된 본 발명의 영상신호의 시간축 보정 장치에 의한 보정 동작을 설명하면 다음과 같다.

디지탈을 포함하는 아날로그 영상신호는 아날로그 디지탈 변환부(21)에서 샘플링 클록(WCK)에 맞춰 디지탈 영상신호로 변환된 후, 외부에서 검출된 드롭 아웃 검출신호(DOD)를 근거로 하여 드롭 아웃 보정부(22)에서 보정된다.

드롭 아웃 보정부(22)에서는 디지탈 영상신호를 드롭 아웃 보정과 동시에 약 1H 지연하여 FIFO메모리(23)로 라이트 클록(WCK)에 동기하여 FIFO콘트롤러(24)의 제어를 받아 저장한다.

FIFO메모리(23)에 저장된 디지탈 영상신호를 리드 클록(RCK)에 의해 FIFO 콘트롤러(24)의 제어를 받아 읽혀진후, 디지탈 아날로그 변환부(25)에서 리드 클록(ＲＣＫ)에 의하여 시간축 보정된 아날로그 영상신호로 변환된다.

한편, 상기 아날로그 디지탈 변환부(21)에서 변환된 디지탈 영상신호는 색부반송파 위상 오차 검출부(26)에 입력되어 영상신호와 샘플링 클록(WCK) 사이의 위상 오차가 검출된다.

그리고, 아날로그 디지탈 변환부(21)의 출력은 수평 동기 위상 오차 검출부(27)에 입력되어 수평 동기와 샘플링 클록(WCK) 사이의 위상 오차가 검출되고, 또한 1H 간의 차이를 구하여 수평 동기 구간의 시간이 일정한 범위 이내에 있음을 판정하는 판정 신호(HEGOOD)를 출력하며, 이 판정신호(HEGOOD)는 스위칭수단(31)의 선택 제어신호로 공급된다.

또한, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호는 동기 분리부(28)에 공급되어 수직 동기신호(V)와 수평 동기신호(H)가 분리되고, 분리된 수직 동기신호(V)는 위상 오차 검출부(29)의 선택 제어 신호로 공급되며, 분리된 수평 동기신호(H)는 제1래치부(34)의 래치 신호로 공급된다.

또한, 상기 동기 분리부(28)는 수평 동기신호의 플링 엣지로부터 일정한 시간 후에 색부반송파가 시작됨을 알리는 타이밍 신호(SCPT)를 출력하여 이 타이밍 신호(SCPT) 색부반송파 위상 오차 검출부(26)에 공급한다.

색부반송파 위상 오차 검출부(26)는 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호와 상기 타이밍신호(SCPT)를 이용해서 영상신호와 샘플링 클록(WCK) 사이의 위상 오차를 다음과 같이 검출한다.

동기 분리부(28)로부터 타이밍 신호(SCPT)를 받아 샘플링 클록(WCK ;４fsc)을 4분주한 클록(TSIN)으로 영상신호의 색부반송파와 샘풀링 클록(WCK) 사이의 위상차(θ)의 사인 성분(sinθ)을 색부반송파 구간에서 6주기 평균하여 구하고, 이 4분주 클록(TSIN)과 90도 위상차를 갖는 클록(TCOS)(4fsc 샘플링 클록(WCK)을 4분주한 클록(TCOS))으로 영상 신호의 색부반송파와 샘플링 클록(WCK) 사이의 위상차(θ)의 코사인 성분(cosθ)을 색부반송파 구간에서 6주기 평균하여 구한 다음, 상기 위상차(θ)를 계산하여 위상 오차 검출부(29)로 제공한다.

도면 제3도의 (a)는 샘플링 클록(WCK)과 색부반송파 사이의 위상 관계에서, 샘플링 클록(WCK)의 위상이 늦을때의 사인 샘플(S)과 코사인 샘플(C)의 위상 관계를 나타내며, 제3도의 (b)는 샘플링 클록(WCK)의 위상이 빠를 때의 사인 샘플(S)과 코사인 샘플(C)의 위상 관계를 나타내고 있다.

상기한 바와 같은 색부반송파 위상 오차 검출부(26)의 상세한 회로 구성을 도면 제4도에 나타내었고, 제4도의 회로 각 부분에서의 신호 파형도를 도면 제5도에 나타내었다.

제4도에서 보는 바와 같이, 상기 색부반송파 위상 오차 검출부(26)는, 상기 동기 분리부(28)에서 제공되는 타이밍 신호(SCPT)와 샘플링 클록(WCK)으로부터 4개의 순차 지연된 사인 및 코사인 샘풀 펄스(TSINP, TSINM, TCOSP, TCOSM)를 구하는 제1검출부(26Ａ)와, 상기제1검출부(26A)에서 출력된 사인 및 코사인 샘플 펄스(TSINP, TSINM, TCOSP, TCOSM)를 입력으로 하여 이들을 연산 처리한 결과로 사인 및 코사인 위상차를 구하여 색부반송파와 샘플링 클록간의 최종 위상 오차(θ)를 출력하는 제2검출부(26B)로 구성된다.

그리고, 상기 제11검출부(26A)는, 입력 샘플링 클록(WCK)을 4분주하여 기준 색부반송파(TSPUL)를 만드는 기준펄스 발생기(39)와, 상기 기준 신호(TSPUL)를 6주기 카운트하는 카운터(40)와, 상기 카운터(40)의 출력과 타이밍 신호(SCPT)를 이용해서 오차를 검출할 구간 펄스신호(TSWIN)를 만드는 플립플롭(41)과, 상기 플립플롭(41)의 출력 신호(TSWIN)와 기준 신호(TSPUL)를 논리곱하여 검출 구간 펄스신호 (TSWIN)가 하이인 동안의 6개의 기준신호(TSPUL) 입력을 검출한 사인 샘플 펄스(TSINP)를 출력하는 앤드 게이트(42)와, 상기앤드 게이트(42)의 출력(TSINP)을 샘플링 클록(WCK) 기준으로 1클록 지연시켜 코사인 샘플 펄스(TCOSP)를 출력하는 플립플롭(43)과, 상기 플립플롭(43)의 출력을 1클록 지연시켜 사인 샘플 펄스(TSINM)를 출력하는 플립플롭(44)과, 상기 플립플롭(44)의 출력을 1클록 지연시켜 코사인 샘플 펄스(TCOSM)를 출력하는 플립플롭(4)으로 구성된다.

또한, 상기 제2검출부(26B)는, 상기 각각의 샘플 펄스(TSINP, TCOSP, TSINM，TCOSM)를 입력으로 하여 디지탈 색부반송파 샘플을 각각 저장하는 제1 내지 제4레지스터(46)(47)(48)(49)와, 상기 제1레지스터(46)의 출력에서 제3레지스터(48)의 출력을 감산하는 제1감산기(50)와, 상기 제2레지스터(47)의 출력에서 제4레지스터(49)의 출력을 감산하는 제2감산기(5)와, 상기 제1감산기(50)의 감산 결과를 사인 레지스터(53)의 출력(sinθ)과 가산하는 제1가산기(52)와, 상기 제1가산기(52)의 출력을 저장하는 사인 레지스터(53)와, 상기 제2감산기(51)의 감산 결과를 코사인 레지스터(55)의 출력(cos(θ))과 가산하는 제2가산기(54)와, 상기 제2가산기(54)의 출력을 저장하는 코사인 레지스터(55)와, 상기 사인 레지스터(53)의 출력(sin(θ))과 코사인 레지스터(55)의 출력(cos(θ))을 나눗셈하는 연산부(56)와, 상기 연산부(56)에서 나눗셈된 결과(sin(θ)/cos(θ)=tan(θ))를 입력으로 하여 이 입력에 대해 아크 탄젠트(arctangent) 계산값을 최종오차 검출값(θ)으로 출력하는 오차값 메소리(57)로 구성된다.

상기한 바와 같이 구성된 색부반송파 위상 오차 검출부(26)의 동작을 살펴보면 다음과 같다.

제5도의 (a)는 아날로그 디지탈 변환부(21)에서 출력되어 입력되는 디지탈 영상신호의 색부반송파 구간에서 (b)도와 같은 샘플링 클록(WCK)으로 샘플링된 샘플점(C1-C12), (S1-S12)을 나타내고, (c)도는 동기 분리부(28)에서 입력되는 타이밍 신호(SCPT)를 나타낸다.

이러한 샘플링 클록(WCK)과 타이밍 신호(SCPT)는 제1검출부(26A)에 입력되어 4개의 샘플 펄스(TSINP, TCOSp, TSINM, TCOSM)를 발생시킨다.

먼저, 샘플링 클록(WCK)(제5도의 (b)참조)은 기준 펄스 발생기(39)에 입력되는 샘플링 클록(WCK ; 4fsc)을 4분주한 형태의 기준 색부반송파 신호(TSPUL)를 제5도의 (d)에 나타낸 바와 같이 만든다.

이 기준신호(TSPUL)는 앤드 게이트(42)에 공급되는 한편, 카운터(40)에 공급되어 6개의 카운트마다 1펄스를 출력하며, 이 카운트 결과를 플립플롭(41)의 입력단(K)에 공급된다.

플립플롭(41)의 다른 입력단(J)에는 제5도의 (c)와 같이 수평 동기신호의 폴링 엣지로부터 일정한 클록수를 카운트하여 색부반송파가 시작된다는 것을 알리는 타이밍 신호(SCPT)가 입력되므로, 이 타이밍 신호(SCPT)가 입력될때 플립플롭(41)의 출력(TSWIN)은 제5도의 (ｅ)와 같이 하이가 되고, 이후에는 기준신호(TSPUL)가 6개가 되는 순간 카운터(40)의 출력에 의하여 플립플롭(41)의 출력(TSWIN)은 로우가 된다.

플립플롭(41)의 출력이 하이가 되는 동안에 기준 신호(TSPUL)가 입력되면 이 기준 신호(TSPUL)는 앤드 게이트(42)에서 사인 샘플 펄스(TSINP)로 제5도의 (f)와 같이 출력된다.

즉, 색부반송파 위상 오차 검출 구간의 펄스(TSWIN)가 하이인 동안의 6개의 기준 펄스 신호(TSPUL)가 사인 샘플 펄스(TSINP)로 출력되는 것이다.

이 사인 샘플 펄스(TSINP)는 플립플롭(43)에 입력되어 샘플링 클록(WCK)의 1클록 만큼 지연되어 제5도의 (g)와 같은 코사인 샘플 펄스(TCOSP)를 출력한다.

이 코사인 샘플 펄스(TCOSP)는 다시 플립플롭(44)에 의해서 1클록 지연되어 사인 샘플 펄스(TSINM)를 발생시키고, 사인 샘플 펄스(TSINM)는 플립플롭(45)에 의하여 1클록 지연되어 코사인 샘플 펄스(TCOSM)를 발생시킨다.

상기한 바와 같이 제1검출부(26A)에서 출력된 샘플 펄스(TSINP, TCOSP, TSINM, TCOSM)는 제2검출부(26B)의 레지스터(46)(47)(48)(49)에 각각 저장 제어신호로 입력된다.

따라서, 제1레지스터(46)는 제5도의 (f)와 같은 사인 샘플 펄스(TSINP)가 입력되는 타이밍에서 입력되는 디지탈 색부반송파 사인 샘플(S1 ; 제5도의 (a)참조)을 저장하게 되고, 마찬가지로 제2레지스터(47)는 코사인 샘플(C1)을 저장하게 되며, 제3레지스터(48)는 사인 샘플(S2)을 저장하게 되고, 제4레지스터(49)는 코사인 샘플(C2)를 저장하게 된다.

이러한 동작은 샘플 펄스가 입력될때마다 반복 수행되어 그 이후의 샘플값(S3-S12), (C3-C12)들도 저장되어 진다.

이와 같이 하여 제1레지스터(46)에 저장된 사인 샘플(S1)과 제3레지스터(48)에 저장된 사인 샘플(S2)은 제1 감산기(50)에서 감산(S1-S2)되고, 감산 결과는 제1가산기(52)에서 사인 레지스터(53)의 출력(초기값=0)과 가산되어 사인 레지스터(53)에 저장(sin(θ) = S1-S2)된다.

이후에 입력되는 사인 샘플(S3, S4)에 대해서도 제1감산기(50)에 의한 감산(S3-S4)이 수행되고, 이 감산 결과는 제1가산기(52)에서 사인 레지스터(53)의 출력(sin(θ) = (S1-S2))과 가산되고, 가산된 결과{(S1-S2)+(S3+S4)}는 다시 사인 레지스터(53)에 저장된다.

이러한 동작이 나머지 사인 샘플(S5-S12)에 대해서도 동일하게 수행되므로 사인 레지스터(53)에서 최종 출력되는 값(sinθ）은，sin(θ)=(S1-S2)+(S3-S4)+(S5-S6)+(S7-S8)+(S9-S10)+(S11-S12)가 된다.

그리고, 제2레지스터(47)에 저장된 코사인 샘플(C1)과 제4레지스터(49)에 저장된 코사인 샘플(C2)은 제2감산기(51)에서 감산(C1-1C)되고, 감산 결과는 제2가산기(54)에서 코사인 레지스터(55)의 출력(초기값=0)과 가산되어 코사인 레지스터(55)에 저장(cos(θ) = C1-C2)된다.

이후에 입력되는 코사인 샘플(C3, C4)에 대해서도 제2감산기(51)에 의한 감산(C3-C4)이 수행되고, 이 감산 결과는 제2가산기(54)에서 코사인 레지스터(55)의 출력(cos(θ) = C1-C2)과 가산되고, 가산된 결과{(C1-C2)+(C3-C4)}는 다시 코사인 레지스터(55)에 저장된다.

이러한 동작이 나머지 코사인 샘플(C5-C12)에 대해서도 동일하게 수행되므로 코사인 레지스터(55)에서 최종 출력되는 값(cos(θ))은，cos(θ) = (C1-C2)+(C3-C4)+(C5-C6)+(C7-C8)+(C9-C10)+(C11-C12)가 된다.

이와 같이 하여 각 레지스터(53)(55)에서 출력되 사인 오차값(sin(θ))과 코사인 오차값(cos(θ))은 연산부(56)에서 나눗셈 연산되어 탄젠트값(tan(θ) = sin(θ)/cos(θ))으로 변환되고, 이 탄젠트값은 오차값 메모리 (57)에 입력된다.

오차값 메소리(57)는 상기 탄젠트값(tan(θ))으로 주어지는 입력에 대해 아크 탄젠트 계산된 값이 ROM 형태로 저장된 메모리로서, 상기 입력값에 해당하는 최종 오차값(θ)을 출력하게 되는 것이다.

이와 같이 하여 색부반송파 위상 오차 검출부(26)에서 출력된 오차값은 제2도에 나타낸 바와 같이 위상 오차검출부(29)로 입력된다.

위상 오차 검출부(29)의 한쪽 입력은 색부반송파 위상 오차 검출부(26)의 출력값을 입력받고, 다른 한쪽 입력은 '0'값을 입력받고 있으며, 동기 분리부(28)에서 분리된 수직 동기신호(Ｖ)를 입력의 선택 제어신호로 사용하게 된다.

따라서, 위상 오차 검출부(29)는 수직 동기신호(Ｖ)가 입력되는 동안에는 색부반송파가 존재하지 않아 색부반송파에 의한 위상 오차 검출이 불가능하므로 '0'값으로 출력해 준다.

그리고, 수직 동기신호(Ｖ)가 입력되지 않은 구간에서는 색부반송파 위상 오차 검출부(26)의 출력을 선택하여 출력해준다.

위상 오차 검출부(29)에서 출력된 신호는 루프필터(30)와 스위칭수단(31)의 알측에 입력되고, 루프 필터(30)는 입력된 위상 오차의 저주파 성분을 충분한 이득으로 중폭하여 스위칭수단(31)의 타측에 입력하며, 스위칭 수단(31)은 수평 동기 위상 오차 검출부(27)에서 출력되는 제어신호(HEGOOD)에 따라 스위칭 제어된다.

즉, 수평 동기 위상 오차 검출부(27)에서는 연속한 라인간의 위상 오차가 일정한 값 이상으로 커서 색부반송파에 의한 위상 오차 검출 범위(±180도)를 벗어난 경우를 지시하는 제어신호(HEGOOD)를 출력하고, 이 제어신호(HEGOOD)가 색부반송파에 의한 위상 오차 검출 범위(±180)를 벗어반 경우를 지시하는 신호로 입력될때에 스위칭 수단(31)은 이득이 작도록 루프 필터(30)를 거치지 않은 위상 오차 검출부(29)의 출력을 선택하여 그대로 출력하고, 동시에 상기 제어신호(HEGOOD)에 의해서 루프 필터(30)를 클리어 시킨다.

그러나, 제어신호(HEGOOD)가 연속한 라인간의 위상 오차가 일정한 값 이하로서 색부반송파에 의한 위상 오차 검출이 가능함을 지시하는 때에는 위상 오차의 저주파 성분을 충분한 이득으로 증가시킨 루프 필터(30)를 출력하는 선택하여 출력한다.

여기서, 상기 수평 동기 위상 오차 검출부(27)의 회로 구성과 그 동작을 살펴보면 다음과 같다.

먼저, 제6도를 참조하면 수평 동기 위상 오차검출부(27)는, 입력 디지탈 영상신호에 대하여 수평 동기신호의 저역 필터링을 수행하는 수평 동기 저역 필터(27A)와, 상기 수평 동기 저역 필터(27A)의 출력을 입력받아 수평 동기 오차를 검출하여 이 오차가 허용 범위 이내인가의 여부를 판단하는 오차 판단부(27B)로 구성된다.

상기 수평 동기 저역 필터(27A)는, 5차 유한 임펄스 응답 필터로 구성된 것으로서, 입력 디지탈 영상신호의 수평 동기신호를 순차 지연시켜 메모리하는 제1 내지 제4레지스터(58∼61)와, 상기 입력 디지탈 영상신호와 제1 내지 제4레지스터(58∼61)의 출력값에 소정 상수(K1-K5)를 각각 곱셈하는 탭 계수부(62∼66)와, 상기 탭 계수부(62∼66)의 모든 출력을 가산하는 가산기(67)로 구성되고, 상기 오차 판단부(27Ｂ)는, 수평 동기 저역 필터(27A)에서 필터링된 신호를 기준 샘플값과 비교하는 입력 비교기(68)와, 상기 수평 동기 저역 필터(27A)에서 출력된 신호를 상기 입력 비교기(68)의 인에이블 제어를 받아 저장하는 제1레지스터(69)와, 상기 제1레지스터(69)의 출력을 입력 비교기(68)의 인에이블 제어를 받아 저장하는 제2레지스터(70)와, 상기 제2레지스터(70)의 출력에서 제1레지스터(69)의 출력을 감산하는 감산기(71)와, 상기 감산기(71)의 출력에 소정 상수(K)를 곱셈하는 곱셈기(72)와, 상기 곱셈기(72)의 출력과 수평 동기 위상 정수 검출부(74)의 출력을 가산하여 수평 오차를 출력하는 가산기(73)와, 상기 입력 비교기(68)의 출력을 카운트하여 가산기(73)에 공급하는 수평 동기 위상 정수 검출부(74)와, 상기 가산기(73)의 출력을 허용 오차의 기준값과 비교하여 스위칭수단(31)의 제어 및 루프 필터(30)의 클리어를 위한 제어신호(HEGOOD)를 출력하는 출력 비교기(75)로 구성된다.

이와 같이 구성된 수평 동기 위상 오차 검출부(27)의 동작을 상기 도면 제6도와 파형도 제7도를 참조하여 설명하면 다음과 같다.

먼저, 정상적인 4.2MHz 대역의 영상 신호는 수평 동기신호의 폴링 엣지를 시간폭으로 볼 때 140nsec±20nsec로 되어 있는데, 이를 샘플링 클록(WCK；4fsc)으로 샘플링하면 그 샘플링 점은 제7도의 (a) 및 (b)에 나타낸 바와 같이 된다.

제7도의 (a) 및 (b) 수평 동기 저역 필터(27Ａ)를 통과시키지 않은 1Ｈ 이전의 폴링 엣지 파형과 현재 폴링 엣지 파형이며, 이 파형은 ４fsc로 샘플링한 샘플링점을 나타내고 있다.

여기서 '32D'는 수평 동기신호로 검출하기 위한 기준값으로써, 이 기준값 이하의 첫번째 샘플리 1H 이전에 제7도의 (a)에서 H1으로 샘플되고, 현재의 샘플값이 (b)도의 H2로 샘플된다면, (H1-H2)*Ｋ(Ｋ는 정수)로 70nsec 이하의 해상도로 위상 오차를 검출할 수 있게 된다.

그러나, 수평 동기신호의 폴링 엣지는 샘플수가 적고 잡음에 의한 영향을 고려하여 5차 유한 임펄스 응답 필터(FINITE IMPULSE FILTER)로 구성한 저역 통과 필터(27A)를 통과시켜 제7도의 (c) 및 (d)에 나타낸 바와 같이 수평 동기신호의 폴링 엣지에서 샘플수를 늘인 다음, 상기한 바와 동일한 방법으로 기준 레벨 '32Ｄ' 이하로 샘플되는 첫번째 샘플값(HL1, HL2)을 사용하여 수평 동기의 소수 오차(70nsec 이하)를 검출한다.

제7도의 (c)는 수평 동기 저역 필터(27A)를 통과시킨 1H 이전의 폴링 엣지 파형이고, (b)는 수평 동기 저역 필터(27A)를 통과시킨 후의 현재 폴링 엣지 파형이다.

즉, 상기 제2도에서의 아날로그 디지탈 변환부(21)로부터 입력되는 디지탈 영상신호를 제1 내지 제4레지스터(58∼61)를 통과시켜 샘플 단위로 지연 처리하고, 입력 영상신호와 각 레지스터(58∼61)에서 지연된 샘플들은 탭계수부(62∼66)에서 각각의 탭계수(K1-K5)를 곱셈한 후에 가산기(67)로 최종 가산 처리하여 저역 통과 필터링을 실행한다.

이 저역 통과 필터링된 수평 동기신호 샘플값(HLPF)은 오차 판단부(27B)의 입력 비교기(68) 일축(A)과 제1레지스터(69)에 입력된다.

압력 비교기(68)는 기준값(32D)과 상기 입력된 샘플값(HLPF)을 서로 비교하여 비교 결과(AB)를 출력하고, 이 비교 결과는 제1레지스터(69)와 제2레지스터(70)를 인에이블(EN)시킴과 함께 수평 동기 위상 정수 검출부(74)를 카운트업 시켜 준다.

즉, 입력 비교기(68)에서 기준값인 '32D' 이하로 샘플되는 순간 이를 제1레지스스터(69)와 제2레지스터(70)에 1H 단위로 저장하고, 제2레지스터(70)의 출력(H1)에서 제1레지스터(69)이 출력(H2)을 감산기(71)에서 감산하여 곱셈기(72)로 정수(K)를 곱셈한 다음, 이 값을 수평 동기 위상 오차의 소수분(HFR)으로 가산기(73)에 공급한다.

그리고, 수평동기 위상 정수 검출부(74)는 입력 비교기(68)의 출력을 카운트하여 70nsec 해상도를 검출한 정수 오차(H1)를 가산기(73)에 공급한다.

가산기(73)는 곱셈기(72)에서 출력되는 수평 동기 위상 오차 소수분(HFR)과 수평 동기 위상 정수 검출부(74)에서 출력되는 정수 오차(HI)를 가산하여 수평 동기 위상 오차(HERR)를 구하고, 이를 출력 비교기(75)로 입력(A)한다.

출력 비교기(7)는 기준값(140nsec)과 상기 수평동기 위상 오차(HERR)를 비교하여 수평 동기 위상 오차(HERR)가 기준값(140nsec) 이하이면 색부반송파의 위상 오차 검출이 가능함을 지시하는 상기 제어 신호(HEGOOD)를 출력한다.

이 제어신호(HEGOOD)는 루프 필터(30)를 클리어시키고, 스위칭 수단(31)의 스위칭을 제어한다.

루프 필터(30)는 제8도에 나타낸 바와 같이, 무한 임펄스 응답 필터(INFINITE IMPULSE FILTER)로 구성하며, 위상 오차 검출부로터 입력되는 오차 검출 신호를 소정 상수 (K1)로 곱셈 처리하는 곱셈기(76)와 , 위상 오차 검출부로부터 입력되는 오차 검출 신호를 레지스터（78)의 출력에 가산하는 가산기(77)와, 상기 가산기(77)에서 출력된 신호를 저장하여 소정 기간 지연시키는 레지스터(78)와, 상기 가산기(77)의 출력에 상기 곱셈기(76)의 출력을 가산하는 가산기(79)와, 상기 가산기(79)의 출력에 소정 상수(K2)를 곱셈하는 곱셈기(80)의, 상기 가산기(79)의 출력과 레지스터(82)의 출력을 가산하는 가산기(81)와, 상기 가산기(81)의 출력을 저장하여 소정 시간 지연시키는 레지스터(82)와, 상기 가산기(81)의 출력에 곱셈기(80)의 출력을 가산하는 가산기(83)와, 상기 가산기(83)의 출력에 소정 상수(K3)를 곱셈하여 출력하는 곱셈기(84)로 구성된다.

이러한 구성의 루프 필터(30)의 특성은 도면 제9도에 나타낸 바와 같은 위상 오차 전달 특성을 갖고 입력 위상 오차 검출 신호의 저주파 성분 이득을 높여서 출력해 준다.

즉, 가산기(77)와 헤지스터(78)는 입력 신호의 지연과 피이드백을 실행하고, 이 지연 및 피이드백 가산된 결과는 가산기(79)에서 곱셈기(76)의 출력과 다시 가산 처리되어 필터링 되며, 전단에서 필터링된 결과는 다시 후단의 가산기(81)와 레지스터(82)에 의해서 지연과 핑드백이 이루어지고, 피이드백된 신호의 가산 결과는 가산기(83)에서 곱셈기(80)의 출력과 다시 가산 처리되어 출력단의 곱셈기(84)에서 상수(K3)와 곱셈된 결과를 제9도와 같은 전달 함수 특성으로 필터링된 처리 결과로서 출력해 주게 된다.

이와 같이 출력된 위상 오차 검출신호를 스위칭수단(31)에 입력되며, 상기한 바와 같이 제어신호(HEGOOD)에 의하여 스위칭 수단(31)에서 출력된 오차 검출 신호는 디지탈 타이밍 발진부(32)로 입력됨으로써 완전한 위상 동기 루프가 이루어지도록 하여, 수직 동기 구간에서 색부반송파에 의한 위상 오차 검출이 정확하게 이루어지지 않을 때에도 동기 범위를 크게 벗어나지 않도록 해 주는 것이다.

디지탈 타이밍 발진부(32)는 입력된 위상 오차 검출신호값에 해당하는 주파수 변환을 실행하여 라이트 클록 생성부(33)에 입력해주고, 라이트 클록 생성부(33)는 디지탈 타이밍 발진부(32)의 타이밍 제어를 받아 4fsc(WCK)을 발생시켜 아날로그 디지탈 변환부(21) 및 FIFO메모리(23)에 공급해 준다.

이와 같이 라이트 클록(WCK)을 생성시켜 사용하고, 리드 클록(RCK)은 리드 클록 공급수단에서 4fsc 주파수로 고정시켜 사용한다.

상기한 바와 같이 라이트 클록(WCK)을 생성시켜 사용하고, 리드 클록(RCK)을 4fsc로 고정시켜 사용하면 입력 아날로그 영상신호에 포함된 지터가 억압하지만, 한 라인 내에 존재하는 속도 오차는 제거되지 않는다.

그러므로, 본 발명의 제2실시예로써 속도 오차를 제거하는 영상신호의 시간축 보정 장치를 제공한다.

이러한 속도 오차 보상형 영상신호의 시간축 보정 장치는 상기 도면 제2도에서 리드 클록 공급수단으로서; 상기 위상 오차 검출부(29)의 출력을 동기 분리부(28)에서 출력된 수평 동기신호(H)에 따라 래치하여 1H 이전의 위상 오차를 저장하는 제1래치부(34)와, 상기 제1래치부(34)에서 출력된 1H 이전의 위상 오차와 위상 오차 검출부(29)의 현재 위상 오차 출력을 감산하는 감산기(35)와, 상시 감산기(35)의 출력을 FIFO콘트롤러(24)의 제어를 받아 래치하여 라인간의 위상 오차를 저장하는 제2래치부(36)와, 상기 제2래치부(36)의 출력에 따라 리드 클록 타이밍을 제공하는 디지탈 타이밍 발진부(37)와, 상기 디지탈 타이밍 발진부(37)의 출력을 입력으로 하여 FIFO메모리(23) 및 디지탈 아날로그 변환부(25)의 리드 클록(RCK)을 생성하는 리드 클록 생성부(38)를 포함하여 속도 오차를 보상할 수 있도록 하는 것으로서, 잔류 지터를 제거하는 방법으로, 리드 클록(RCK)을 변조시키는 방법을 사용한다.

즉, 위상 오차 검출부(29)의 출력이 잔류 지터를 나타내고 있으므로 1H 간격으로 잔류 지터를 구하면, 한 라인내에 존재하는 지터 변화를 알 수 있다.

즉, 제1래치부(34)가 동기 분리부(28)의 수평 동기신호(H)를 입력으로 하여 1H 전의 위상 오차 검출부(29)의 출력을 래치하고, 이 래치된 1H 전의 위상 오차에서 현재의 위상 오차 츨력을 감산기(35)에서 감산한 후, 감산 결과를 제2래치부(36)에 저장한다.

제2래치부(36)는 FIFO콘트롤러(24)로부터 타이밍 신호(RML)를 입력으로 하여 상기 감산기(35)의 출력을 래치한다.

타이밍 신호(RML)는 FIFO메모리(23)의 깊이에 관계하는데, FIFO메모리(23)에 영상신호가 입력되어 출력되기까지 지연되는 시간을 고려하여 발생되는 타이밍 신호이다.

제2래치부(36)의 출력은 디지탈 타이밍 발진부(37)에 입력되고, 디지탈 타이밍 발진부(37)는 입력된 신호값에 해당하는 주파수 변환을 실행하여 리드 클록 생성부(38)에 입력해 주고, 리드 클록 생성부(38)는 디지탈 타이밍 발진부(37)의 타이밍 제어를 받아 리드 클록(RCK)을 발생시켜 FIFO메모리(23)와 디지탈 아날로그 변환부(25)에 공급해 준다.

이와 같이 리드 클록(RCK)을 변조함에 있어, 1H 이전의 위상 오차값에서 현재 위상 오차값을 감산하여 디지탈 타이밍 발진부(37)를 구동시키는 이유는, 리드 클록(RCK)의 경우에 라이트 클록(WCK)의 경우와 반대로 시간을 고려해야 되기 때문이다.

제3도를 예로 들어보면, (a)도와 같이 색부반송파가 샘플링된 경우는 샘플링 클록이 영상신호의 색부반송파 위상에 뒤지고, (b)도의 경우는 앞서는 경우에 해당한다.

그러므로, 위상 오차를 라이트 클록(WCK)의 입장에서는 입장에서는 (a)도의 경우에는 위상을 바르게 하도록 해야 하므로 (a)도와같이 양(+)인 위상이 검출시 샘플링 클록 주파수가 빨라져서 위상을 맞추도록 해야하고, (b)도와 같이 음(-)인 값으로 위상이 검출되면 샘플링 클록 주파수가 늦어지도록 해야한다.

그러나, 이미 (a) 및 (b)도와같이 샘플링되어 FIFO메모리(23)에서 저장된 영상신호를 고정 클록으로 읽어낸다고 하면, 잔류 지터는 그대로 존재한다.

그러므로 (a)도의 경우는 리드 클록(RCK)을 늦추어서 디지탈 아날로그 변환시 출력해야 잔류 지터를 제거하는 방향이 되고, (b)도의 경우는 리드 클록(RCK)을 빨리해야 잔류지터를 제거하는 방향이 된다.

도면 제10도는 이와같은 리드/라이트 제어를 받는 FIFO메모리(23)의 회로 구성을 나타낸 도면으로서, 이를 참조하면, 상기 FIFO메모리(23)는, 라이트 어드레스를 발생시키는 라이트 어드레스 발생기(85)와, 상기 라이트 어드레스 발생기(85)의 종료 어드레스르 검출하는 라이트 종료 검출부(86)와, 상기 라이트 어드레스 발생기(85)와 리드 어드레스 발생기(88)에 의해서 입력 디지탈 영상 데이타가 리드/라이트되는 1H램(87)과, 상기 1H램(87)의 리드 어드레스를 발생시키는 리드 어드레스 발생기(88)와, 상기 리드 어드레스 발생기(88)의 종료 어드레스를 검출하는 리드 종료 검출부(89)로 구성되며, 그 동작을 설명하면 다음과 같다.

라이트 어드레스 발생기(85)는 리세트 신호(WS)에 의해서 라이트 어드레스가 '0'으로 초기화되고, 이후에는 라이트 클록(WCK)마다 어드레스가 1씩 증가하여 1H램(87)으로 입력 디지탈 영상 데이타의 해당 라이트 어드레스를 공급하여 1H램(87)에 영상 데이타가 저장될 수 있도록 한다.

그리고, 라이트 어드레스 발생기(85)는 외부의 라이트 어드레스 홀드신호(WH)가 입력되면 라이트 클록(WCK)이 입력되어도 어드레스 증가를 중지한다.

이때. 라이트 종료 검출부(86)에서는 상기 라이트 어드레스 발생기(85)의 출력에서 1H램(87)의 라이트 어드레스의 종료 어드레스(WRITE END OF ADDRESS)가 검출되면 검출신호(WD)를 출력해 준다.

이와 같이 라이트 종료 어드레스 이후에는 라이트 어드레스 발생기(85)는 다시 '0'으로 되고, 매 라이트 클록(WCK) 마다 어드레스 증가를 반복한다.

한편, 리드 어드레스 발생기(88)는 리세트 신호(RS)에 의해 출력 어드레스가 '0'으로 초기화되고, 이후에는 리드 클록(RCK)이 입력될때마다 어드레스가 1씩 증가하여 1H램(87)으로 출력 데이타의 해당 읽기 어드레스를 공급한다.

또한 리드 어드레스 발생기(88)는 외부에서 리드 어드레스 홀드 신호(RH)가 입력되면 리드 클록(RCK)이 입력되어도 어드레스 증가를 중지한다.

이때, 리드 종료 검출부(89)에서는 상기 리드 어드레스 발생기(88)의 출력에서 1H램(87)이 리드 어드레스의 종료 어드레스(READ END OF ADDRESS)가 검출되면 검출신(RD)를 출력해 준다.

이와 같이 리드 종료 어드레스 이후에는 리드 어드레스 발생기(88)는 다시 '0'으로 되고, 매 리드 클록(RCK) 마다 어드레스 증가를 반복한다.

상기 FIFO메모리(23)를 제어하는 FIFO콘트롤러(24)의 구성을 도면 제11도에 나타내었다.

제11도를 참조하면, 상기 FIFO콘트롤러(24)는, 라이트 종료 검출신호(WD)를 입력으로 하여 업 카운트를 실행하는 업카운터(90)와, 상기 업카운터(90)의 출력을 리드 종료 검출신호(RD)이 제어를 받아 저장하는 레지스터(91)와, 상기 레지스터(91)의 출력을 다운 카운트하여 타이밍 신호(RML)를 출력하는 다운 카운터(92)와, 상기 레지스터(91)의 출력값이 '0'가 될 때 라이트 리세트 신호(WS)를 출력하는 오버 플로우 검출부(93)와, 상기 오버 플로우 검출부(93)의 출력을 0.5H 지연시켜 리드 리세트 신호(RS)를 출력하는 지연부(94)와, 상기 레지스터(91)의 출력을 기준값과 각각 비교하는 제1비교기(95) 및 제2비교기(96)와, 상기 제1비교기(95)의 출력을 수직 동기신호(VSYNC)와 논리곱하여 라이트 홀드신호(WH)를 출력하는 앤드 게이트(97)와, 상기 제2비교기(96)의 출력을 수직 동기신호(VSYNC)와 논리곱하여 리드 홀드 신호(RH)를 출력하는 앤드 게이트(98)로 구성된다.

이와 같이 구성된 FIFO콘트롤러(24)의 동작을 설명하면 다음과 같다.

업카운터(90)는 라이트 종료 검출신호(WD)가 입력될 때 '0'으로 로드되어 업카운터를 시작하고, 카운트값은 레지스터(91)에 리드 종료 검출신호(RD) 입력에 따라 래치한다.

래치된 값은 다운 카운터(92)에 입력되어 다운 카운터(92)의 값이 0이될때 리드 클록 변조를 위한 타이밍 신호(변조 래치 신호)(RML)를 출력함으로써 상기한 바와 같이 리드 클록의 변조 타이밍을 맞춰준다.

그리고, 오버 플로우 검출부(93)는 레지스터(91)의 출력값이 '0'에 가깝거나 또는 1H에 가까워져서 오버 플로우의 위험이 있을 경우 라이트 어드레스 리세트 신호(WS)를 출력하고, 이 라이트 어드레스 리세트 신호(WS)를 지연부(94)에서 0.5H 지연시켜 리드 어드레스 리세트 신호(RS)를 만든다.

이로써 라이트 종료 검출신호(WD)와 리드 종료 검출신호(RD)도 0.5H의 간격을 유지하도록 해 준다.

그리고, 제1비교기(95)에서는 레지스터(91)의 값을 기준값(3H/4)과 비교하여 라이트 종료 검출신호(WD)와 리드 종료 검출신호(RD)의 간격이 3H/4에 이르면 라이트 어드레스 홀드 신호를 출력하고, 이 신호는 앤드 게이트(97)에서 수직 동기 신호(VSYNC)가 입력될때 출력됨으로써 수직 동기 구간 동안 라이트 어드레스 홀드 신호(WH)를 출력한다.

한편, 제2비교기(96)에서는 레지스터(91)의 값을 기준값(1H/4)과 비교하여 라이트 종료 검출신호(WD)와 리드 종료 검출신호(RD)의 간격이 1H/4에 이르면 리드 어드레스 홀드 신호를 출력하고, 이 신호는 앤드 게이트(98)에서 수직 동기 신호(VSYNC)가 입력될때 출력됨으로써 수직 동기 구간 동안 리드 어드레스 홀드 신호(RH)를 출력한다.

라이트 어드레스 홀드 신호(WH)나 리드 어드레스 홀드 신호(RH)는 제10도에서의 라이트 어드레스 발생기(85)와 리드 어드레스 발생기(88)에 공급되어 라이트 종료 검출신호(WD)와 리드 종료 검출신호(RD)의 간격이 일정 범위, 상기 예에서는 1H/4∼3H/4를 유지할 수 없을때에는 FIFO메모리의 오버 플로우 검출부(93)에서 라이트 리세트 신호(WS)와 리드 리세트 신호(RS)를 출력하여 초기화하고, 다시 FIFO메모리의 콘트롤 동작을 하게 한다.

이상에서 설명한 바와 같이, 본 발명은 영상 신호의 색부반송파에 위상 동기 루프를 구성하는 기술로서, 종래 장치가 색부반송파가 없는 수직 동기 구간에 수평 동기신호를 이용하던 방식에서 수평 동기 신호로부터 색부반송파에 버금가는 정확도로 위상 오차를 검출해야 하던 어려움과, 수평 동기와 색부반송파 사이의 위상차를 고려해야 하는 하드웨어상의 복잡도를, 고이득 루프 필터로의 전환 및 클리어 동작으로 개선하였고, 또한 리드 클록 변조를 수행함에 있어서도 한 라인내에 발생한 속도 오차를 FIFO메모리에서 지연된 시간 만큼 정확한 시간에 리드 클록의 변조를 함으로써, 디지탈 타이밍 발진부의 주파수 변환 특성에서 주파수 변동이 한 라인내에 위상 적분에 해당하는 성질을 그대로 이용함으로써, 리드클록 위상 변조부를 간단히 하였다.

Claims (7)

1. 입력 영상신호를 색부반송파 신호 주파수(fsc)의 소정 배수의 샘플링 클록으로 디지탈 변환하는 아날로그 디지탈 변환부(21)와, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호의 드롭 아웃을 보정하는 드롭 아웃 보정부(22)와, 상기 드롭 아웃 보정부(22)에서 출력된 디지탈 영상신호를 라이트 클록에 맞춰 저장하고, 고정된 리드 클록에 맞춰 출력하는 FIFO메모리(23)와, 소정 주파수의 클록을 생성하여 상기 FIFO메모리(23)에 리드 클록으로 공급함과 함께 디지탈 아날로그 변환부(25)의 변환 클록으로 공급하는 리드클록 공급수단과, 상기 FIFO메모리(23)의 리드/라이트 타이밍을 제어하는 FIFO콘트롤러(24)와, 상기 FIFO메모리(23)의 출력 영상신호를 아날로그 영상신호로 변환하는 디지탈 아날로그 변환부(25)와, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호의 색부반송파 위상 오차를 검출하는 색부반송파 위상 오차 검출부(26)와, 상기 아날로그 다지탈 변환부(21)에서 출력된 디지탈 영상신호의 수평 동기 위상 오차를 검출하여 연속되는 수평 라인간의 오차가 일정 범위내에 있음을 지시하는 신호(HEGOOD)를 출력하는 수평 동기 위상 오차 검출부(27)와, 상기 아날로그 디지탈 변환부(21)에서 출력된 디지탈 영상신호에서 수평 및 수직 동기신호를 분리하는 동기 분리부(28)와, 상기 동기 분리부(28)에서 분리된 수직 동기신호(V)를 선택 신호로하여 수직 동기 구간에는 0을 출력하고, 수직 동기 이외의 구간에는 색부반송파 위상 오차 검출부(26)의 출력을 선택하는 위상 오차 검출부(29)와, 상기 위상 검출부(29)의 출력을 필터링하는 로푸 필터(30)와, 상기 수평 동기신호 위상 오차 검출부(27)의 출력(HEGOOD)을 선택 신호로 하여 상기 위상 오차 검출부(29)의 출력 또는 루프 필터(30)의 출력을 선택하는 스위칭수단(31)과, 상기 스위칭 수단(31)에서 선택 출력된 신호에 따라 라이트 클록 타이밍을 제공하는 디지탈 타이밍 발진부(32)와, 상기 디지탈 타이밍 발진부(32)의 출력을 입려받아 라이트 클록(WCK)을 발생시켜 아날로그 디지탈 변환부(21) 및 FIFO메모리(23)에 공급하는 라이트 클록 생성부(33)로 구성됨 것을 특징으로 하는 영상신호의 시간축 보정 장치.
2. 제1항에 있어서, 상기 리드 클록 공급수단은; 상기 위상 오차 검출부(29)의 출력을 동기 분리부(28)에서 출력된 수평 동기신호(H)에 따라 래치하여 1H 이전의 위상 오차를 저장하는 제1래치부(34)와, 상기 제1래치부(34)에서 출력된 1H 이전의 위상 오차와 위상 오차 검출부(29)의 현재 위상 오차 출력을 감산하는 감산기(35)와, 상기 감산기(35)의 출력을 FIFO콘트롤러(24)의 제어를 받아 래치하여 라인간의 위상 오차를 저장하는 제2래치부(36)와, 상기 제2래치부(36)의 츨력에 따라 리드 클록 타이밍을 제공하는 디지탈 타이밍 발진부(37)와, 상기 디지탈 타이밍 발진부(37)의 출력을 입력으로 하여 FIFO메모리(23) 및 디지탈 아날로그 변환부(25)의 리드 클록(RCK)을 생성하는 리드 클록 생성부(38)를 포함하여 속도 오차를 보상할 수 있도록 함을 특징으로 하는 영상신호의 시간축 보정 장치.
3. 제1항 또는 제2항에 있어서, 상기 수평 동기 위상 오차 검출부(27)는, 입력 디지탈 영상신호에 대하여 수평 동기신호의 저역 필터링을 수행하는 수평 동기 저역 필터(27A)와, 상기 수평 동기 저역 팔터(27A)의 출력을 입력받아 수평 동기 오차를 검출하여 이 오차가 허용 범위 이내인가의 여부를 판단하는 오차 판단부(27B)로 구성된 것을 특징으로 하는 영상신호의 시간축 보정 장치.
4. 제1항 또는 제2항에 있어서, 상기 루프 필터(30)는, 위상 오차 검출부로부터 입력되는 오차 검출 신호를 소정 상수(K1)로 곱셈 처리하는 곱셈기(76)와, 위상 오차 검출부로부터 입력되는 오차 검출 신호를 레지스터(78)의 출력에 가산하는 가산기(77)와, 상기 가산기(77)에서 출력된 신호를 저장하여 소정 시간 지연시키는 레지스터(78)와, 상기 가산기(77)의 출력에 상기 곱셈기(76)의 출력을 가산하는 가산기(79)와, 상기 가산기(79)의 출력에 소정 상수(K2)를 곱셈하는 곱셈기(80)와, 상기 가산기(79)의 출력과 레지스터(82)의 출력을 가산하는 가산기(81)와, 상기 가산기(81)의 출력을 저장하여 소정 시간 지연시키는 레지스터(82)와, 상기 가산기(81)의 출력에 곱셈기(80)의 출력을 가산하는 가산기(83)와, 상기 가산기(83)의 출력에 소정 상수(K3)를 곱셈하여 출력하는 곱셈기(84)로 구성된 것을 특징으로 하는 영상신호의 시간축 보정 장치.
5. 제1항 또는 제2항에 있어서, 상기 FIFO 메모리(23)는, 라이트 어드레스 발생시키는 라이트 어드레스 발생기(85)와, 상기 라이트 어드레스 발생기(85)의 종료 어드레스를 검출하는 라이트 종료 검출부(86)와, 상기 라이트 어드레스 발생기(85)와 리드 어드레스 발생기(88)에 의해서 입력 디지탈 영상 데이타가 리드/라이트되는 1H램(87)과, 상기 1H램(87)의 리드 어드레스를 발생시키는 리드 어드레스 발생기(88)와, 상기 리드 어드레스 발생기(88)의 종료 어드레스를 검출하는 리드 종료 검출부(89)로 구성된 것을 특징으로 하는 영상신호의 시간축 보정 장치.
6. 제1항 또는 제2항에 있어서, 상기 FIFO콘트롤러(24)는, 라이트 종료검출신호(WD)를 입력으로 하여 업카운터를 실행하는 업카운터(90)와, 상기 업카운터(90)의 출력을 리드 종료 검출신호(RD)의 제어를 받아 저장하는 레지스터(91)와, 상기 레지스터(91)의 출력을 다운 카운트하여 타이밍 신호(RML)를 출력하는 다운 카운터(92)와, 상기 레지스터(91)의 출력값이 '0'가 될 때 라이트 리세트 신호(WS)를 출력하는 오버 플로우 검출부(93)와, 상기 오버 플로우 검출부(93)의 출력을 0.5H 지연시켜 리드 리세트 신호(RS)를 출력하는 지연부(94)와, 상기 레지스터(91)의 출력을 기준값과 각각 비교하는 제1비교기(95) 및 제2비교기(96)와, 상기 제1비교기(95)의 출력을 수직 동기신호(VSYNC)와 논리곱하여 라이트 홀드 신호(WH)를 출력하는 앤드 게이트(97)와, 상기 제2비교기(96)의 출력을 수직 동기신호(VSYNC)와 논리곱하여 리드 홀드 신호(RH)를 출력하는 앤드 게이트(98)로 구성된 것을 특징으로 하는 영상신호의 시간축 보정 장치.
7. 제3항에 있어서, 상기 수평 동기 저역 필터(27A)는, 입력 디지탈 영상신호의 수평 동기신호를 순차 지연시켜 메모리하는 제1 내지 제4레지스터(58∼61)와, 상기 입력 디지탈 영상신호와 제1 내지 제4레지스터(58∼61)의 출력값에 소정 상수(K1∼K5)를 각각 곱셈하는 탭 계수부(62∼66)와, 상기 탭 계수부(62∼66)의 모든 출력을 가산하는 가산기(67)로 구성되고, 상기 오차 판단부(27B)는, 수평 동기 저역 필터(27A)에서 필터링된 신호를 기준 샘플값과 비교하는 입력 비교기(68)와, 상기 수평 동기 저역 필터(27A)에서 출력된 신호를 상기 입력 비교기(68)의 인에이블 제어를 받아 저장하는 제1레지스터(69)와, 상기 제1레지스터(69)의 출력을 입력비교기(68)의 인에이블 제어를 받아 저장하는 제1레지스터(70)와, 상기 제2레지스터(70)의 출력에서 제1레지스터(69)의 출력을 감산하는 감산기(71)와, 상기 감산기(71)의 출력에 소정 상수(K)를 곱셈하는 곱셈기(72)와, 상기 곱셈기(72)의 출력과 동기 위상 정수 검출부(74)의 출력을 가산하여 수평 오차를 출력하는 가산기(73)와, 상기 입력 비교기(68)의 출력을 카운트하여 가산기(73)에 공급하는 동기 위상 정수 검출부(74)와, 상기 가산기(73)의 출력을 허용 오차의 기준값과 비교하여 스위칭수단(31)의 제어 및 루프 필터(30)의 클리어를 위한 제어신호(HEGOOD)를 출력하는 출력 비교기(75)로 구성된 것을 특징으로 하는 영상신호의 시간축 보정 장치.