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KR960032742A - 반도체장치의 캐패시터 제조방법 - Google Patents

반도체장치의 캐패시터 제조방법 Download PDF

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KR960032742A
KR960032742A KR1019950003245A KR19950003245A KR960032742A KR 960032742 A KR960032742 A KR 960032742A KR 1019950003245 A KR1019950003245 A KR 1019950003245A KR 19950003245 A KR19950003245 A KR 19950003245A KR 960032742 A KR960032742 A KR 960032742A
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김광호
삼성전자 주식회사
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
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Abstract

실리사이드를 형성한 후 여분의 금속을 습식식각으로 제거함으로써 별도의 마스크공정이 필요하지 않는 반도체장치의 캐패시터 제조방법에 관해 개시한다. 본 발명의 캐패시터 제조방법은 기판상에 트랜지스터를 형성하는 단계, 상기 기판상에 콘택홀을 갖는 절연막을 형성하는 단계, 상기 콘택홀을 매립하여 하부전극을 형성하는 단계 및 상기 하부전극상에 실리사이드를 형성한 후 금속 습식식각하는 단계와 상기 결과물상에 나이트라이드, 고유전체막 및 상부전극을 순차적으로 형성하는 단계(제1실시예) 또는 기판상에 트랜지스터를 형성하는 단계, 상기 기판상에 콘택홀을 갖는 절연막을 형성하는 단계, 상기 콘택홀에 도전층을 형성하는 단계, 상기 도전층상에 실리사이드를 형성한 후 금속을 습식식각하는 단계와 상기 결과물상에 나이트라이드, 부착층, 고유 전체막 및 상부전극을 차례로 형성하는 단계(제2실시예)를 포함한다. 본 발명에 의하면 상기 실리사이드를 형성하지 않은 순수금속을 습식식각으로 제거함으로써 별도의 마스크공정이 필요하지 않다. 따라서 제조공정을 단순화할 수 있고; 고집적회로의 제조수율을 높을 수 있다. 또한 실리사이드는 오옴접촉을 형성하는 잇점이 있다.

Description

반도체장치의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명의 제1실시예에 의한 반도체장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다.

Claims (5)

  1. 반도체기판상에 게이트 및 워드라인을 형성하는 단계; 상기 기판상에 콘택홀을 갖는 절연막을 형성하는 단계; 상기 절연막상에 하부전극을 형성하는 단계; 상기 절연막과 하부전극전면에 금속을 증착하는 단계; 상기 하부전극상에 실리사이드(silicide)를 형성하는 단계; 상기 반도체기판전면을 습식식각하는 단계; 상기 실리사이드에 나이트라이드(nitride)를 형성하는 단계; 상기 나이트라이드상에 고유전체막을 형성하는 단계; 및 상기 고유전체막위에 상부전극을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 실리사이드는 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니오비윰 실리사이드 및 텅스텐 실리사이드로 이루어진 일군에서 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 나이트라이드상의 고유전체막은 Ta2O5, BST, STO, 및 BTO로 이루어진 일군에서 선택된 어느 하나를 사용하여, 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  4. 반도체기판에 콘택홀을 갖는 절연막을 형성하는 단계; 상기 콘택홀의 측벽에 스페이서를 형성하는 단계; 상기 콘택홀에 리세스(recess)한 표면을 갖는 도전층을 형성하는 단계; 상기 도전층과 절연막전면에 금속층을 형성하는 단계; 상기 도전층과 금속층의 계면에 리세서(recess)한 실리사이드를 형성하는 단계; 상기 절연막상에 있는 금속과 상기 실리사이드를 형성하지 않은 금속을 습식식각하여 제거하는 단계; 상기 실리사이드상에 리세서(recess)한 나이트라이드를 형성하는 단계; 상기 나이트라이드전면과 상기 절연막전면에 부착층을 형성하는 단계; 상기 부착층 전면에 하부전극을 형성하는 단계; 상기 하부전극 및 부착층을 순차적으로 식각하면서 동시에 상기 도전층을 일정한 두께로 감싸는 형태가 되도록 상기 절연막을 일정깊이로 식각하여 스토리지노드 패턴 및 단차를 형성하는 단계; 및 상기 스토리지노드 패턴상에 고유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법.
  5. 제4항에 있어서, 상기 부착층은 탄탈륨(Ta) 뿐만 아니라 티타늄(Ti), 질화 티타늄(TiN), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 일군중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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