KR960019730A - 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 - Google Patents
수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 Download PDFInfo
- Publication number
- KR960019730A KR960019730A KR1019940030935A KR19940030935A KR960019730A KR 960019730 A KR960019730 A KR 960019730A KR 1019940030935 A KR1019940030935 A KR 1019940030935A KR 19940030935 A KR19940030935 A KR 19940030935A KR 960019730 A KR960019730 A KR 960019730A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- forming
- gate
- bit line
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
수직구조 트랜지스터의 게이트가 실리콘 기둥(pillar)을 둘러싸도록 형성되는 DRAM 셀에 있어서, 수직구조 트랜지스터 소오스와 커패시터를 접속하는 매몰콘택과 트랜지스터의 드레인과 비트라인을 접속하는 비트라인 콘택이 셀프얼라인(self align)에 의해 형성됨을 특징으로 하는 반도체장치 및 반도체장치 제조방법이 개시되어 있다.
본 발명에 의하면, 게이트의 저항을 낮출 수 있으며, 미스얼라인 마진을 충분히 확보할 수 있게 한다. 또한, 셀이 개방된 비트라인 구조를 가지므로 면적효율성이 증가되며, 채널영역이 되는 실리콘기둥이 완전히 독립적으로 존재하므로 소자분리를 완벽하게 구현할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 수직구조 트랜지스터를 이용한 반도체장치를 제조하는 데 사용되는 마스크패턴의 일부를 도시한 레이아웃도,
제2A도는 본 발명에 의한 수직구조 트랜지스터를 이용한 반도체장치를 제조하는 공정을 순서대로 도시한 공정순서도.
Claims (10)
- 수직구조 트랜지스터의 게이트가 실리콘 기둥(pillar)을 둘러싸도록 형성되는 DRAM셀에 있어서, 수직구조 트랜지스터 소오스와 커패시터를 접속하는 매몰콘택과 트랜지스터의 드레인과 비트라인을 접속하는 비트라인 콘택이 셀프얼라인(self align)에 의해 형성됨을 특징으로 하는 반도체장치.
- 반도체기판 상에 제1절연층을 형성하는 공정; 상기 제1절연층을 식각마스크로 사용하여 상기 기판에 트랜치를 형성함으로써 실리콘기둥을 형성한 공정; 상기 트랜치의 측벽에 상기 실리콘기둥을 감싸는 제1스페이서를 형성하는 공정; 기판을 산화시켜 상기 트랜치의 바닥부분에만 산화막을 형성하는 공정; 산화막이 형성된 상기 결과물 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 상기 실리콘 기둥을 둘러싸는 형태의 게이트 도전층을 형성하는 공정; 상기 게이트 도전층 상에 제2절연층을 형성하고 1차 식각을 진행하여 비트라인과 평행한 셀의 트랜치 내부에 형성되어 있는 제2절연층의 일부 두께를 식각하는 공정; 상기 제2절연층에 대한 2차 식각을 진행하여 비트라인과 평행한 셀의 트랜치 내부에 형성되어 있는 제2절연층을 완전히 제거하고, 비트라인과 수직한 셀의 트랜치 내부에 형성되어 있는 제2절연층의 일부두께를 식각하는 공정; 상기 제2절연층을 마스크로 사용하여 상기 게이트 도전층을 형성함으로써 실리콘기둥의 측벽에 스페이서 형태의 게이트를 형성하는 공정; 비트라인과 수직한 셀의 트랜치 내부에 남아 있는 상기 제2절연층을 제거하는 공정; 상기 게이트가 형성되어 있는 상기 트랜치를 채우고 상기 제1절연층을 기준으로 일정한 두께를 갖도록 증착하여 제3절연층을 형성하는 공정; 상기 결과물에 대해 1차 CMP 공정을 진행하여 기판을 평탄화하는 공정; 제1절연층을 제거함으로써 매몰 콘택(buried contact)을 셀프얼라인으로 형성한 공정; 상기 매몰 콘택의 측벽에 스토리지전극과 게이트를 절연시키기 위한 제2스페이서를 형성하는 공정; 상기 결과물 상에 스토리지전극, 유전체막, 및 플레이트전극을 구비하는 커패시터를 형성하는 공정; 상기 기판에 지지 웨이퍼를 접착하는 공정; 상기 기판의 배면에 2차 CMP공정을 진행함으로써 상기 기판 및 산화막을 노출시키고 비트라인 콘택(bit-line contact)을 셀프얼라인으로 형성하는 공정; CMP 공정으로 노출된 산화막 및 기판 상에 도전물을 증착하여 패터닝하여 비트라인을 형성하는 공정을 구비하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 제1절연층은 실리콘질화물 또는 실리콘산화물로 형성된 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 제1스페이서는 실리콘질화물로 형성한 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 제2절연층은 산화물로 형성하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체 장치 제조방법.
- 제2항에 있어서, 상기 제2절연층의 1차 식각은 상기 제2절연층 두께의 절반 정도를 식각하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 제3절연층은 산화물로 형성하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체 장치 제조방법.
- 제2항에 있어서, 상기 1차 CMP공정은 상기 제1절연층을 에치스토퍼로하여 진행하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 제2스페이서는 실리콘질화물 또는 실리콘산화물로 형성하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.
- 제2항에 있어서, 상기 2차 CMP공정은 상기 산화막을 에치스토퍼로 하여 진행하는 것을 특징으로 하는 수직구조 트랜지스터를 이용한 반도체장치 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030935A KR960019730A (ko) | 1994-11-23 | 1994-11-23 | 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030935A KR960019730A (ko) | 1994-11-23 | 1994-11-23 | 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960019730A true KR960019730A (ko) | 1996-06-17 |
Family
ID=66648265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940030935A Withdrawn KR960019730A (ko) | 1994-11-23 | 1994-11-23 | 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960019730A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532942B1 (ko) * | 1999-06-22 | 2005-12-02 | 주식회사 하이닉스반도체 | 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법 |
| KR100655375B1 (ko) * | 2005-11-11 | 2006-12-08 | 삼성전자주식회사 | 메모리 코어 및 이를 구비한 반도체 메모리 장치 |
-
1994
- 1994-11-23 KR KR1019940030935A patent/KR960019730A/ko not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532942B1 (ko) * | 1999-06-22 | 2005-12-02 | 주식회사 하이닉스반도체 | 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법 |
| KR100655375B1 (ko) * | 2005-11-11 | 2006-12-08 | 삼성전자주식회사 | 메모리 코어 및 이를 구비한 반도체 메모리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930006930A (ko) | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 | |
| KR960026965A (ko) | 반도체 구조와 fet 및 집적회로 형성방법 | |
| KR950021083A (ko) | 반도체 장치 및 그 제조방법 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR960019711A (ko) | 매몰 비트라인 디램(dram) 셀 및 제조방법 | |
| TW345741B (en) | Process for producing a capacitor for DRAM | |
| KR0151385B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR950034516A (ko) | 반도체 소자 및 그 제조방법 | |
| KR970030838A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR960019730A (ko) | 수직구조 트랜지스터를 이용한 반도체장치 및 제조방법 | |
| KR0135691B1 (ko) | 트랜지스터 및 그 제조방법 | |
| KR970003468A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR940022712A (ko) | 비아홀(via hole) 제조방법 | |
| KR920003557A (ko) | 반도체 장치 및 그 방법 | |
| KR20040009383A (ko) | 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법 | |
| KR950027952A (ko) | 반도체소자의 접속장치 및 제조방법 | |
| KR940016786A (ko) | 반도체 메모리 장치의 제조 방법 | |
| JPH06338596A (ja) | 半導体装置の製造方法 | |
| KR930014972A (ko) | 고집적 소자의 콘택제조방법 | |
| KR970077223A (ko) | 콘택홀을 가지는 반도체 장치 및 그의 형성 방법 | |
| KR970024141A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR950021610A (ko) | 반도체 장치 및 그 제조방법 | |
| KR930014951A (ko) | 고집적 소자용 콘택형성방법 | |
| KR950030338A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR930001404A (ko) | 반도체 장치의 캐패시터 제조방법 및 그 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19941123 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |