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KR960019603A - 박막 트랜지스터의 제조방법 - Google Patents

박막 트랜지스터의 제조방법 Download PDF

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KR960019603A
KR960019603A KR1019940031515A KR19940031515A KR960019603A KR 960019603 A KR960019603 A KR 960019603A KR 1019940031515 A KR1019940031515 A KR 1019940031515A KR 19940031515 A KR19940031515 A KR 19940031515A KR 960019603 A KR960019603 A KR 960019603A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
gate electrode
forming
insulating film
manufacturing
Prior art date
Application number
KR1019940031515A
Other languages
English (en)
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KR0156116B1 (ko
Inventor
한상범
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019940031515A priority Critical patent/KR0156116B1/ko
Publication of KR960019603A publication Critical patent/KR960019603A/ko
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    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs

Landscapes

  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로, 특히 고집적 SRAM메모리 소자에 적당하도록 한 P-MOS 박막 트랜지스터의 제조방법에 관한 것이다.
이와 같은 본 발명의 박막 트랜지스터의 제조방법은 기판상에 절연막과 제1반도체층을 차례로 증착하는 공정과, 상기 제1반도체층을 패터닝하여 제1게이트전극을 형성하는 공정과, 패터닝된 1차 게이트전극과 노출된 절연막상에 1차 게이트 절연막과 제2반도체층을 차례로 증착하는 공정과, 상기 제2반도체층을 에치백하여 상기 제1게이트전극 측면에 활성 반도체층을 형성하는 공정과, 전면에 2차 게이트 절연막과 제3반도체층을 형성하는 공정과, 활성 반도체층의 양측이 노출되고 활성 반도체층을 중심으로 제1게이트전극과 대향되도록 상기 제3반도체층을 선택적으로 식각하여 제2게이트전극을 형성하는 공정과, 상기 제2게이트전극을 마이크로 이용하여 활성 반도체층에 불순물 이온주입하여 소오스/드레인영역을 형성하는 공정을 포함하여 이루어진 것이다.

Description

박막 트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 박막 트랜지스터의 공정단면도.

Claims (1)

  1. 기판상에 절연막과 제1반도체층을 차례로 증착하는 공정과, 상기 제1반도체층을 패터닝하여 제1게이트전극을 형성하는 공정과, 패터닝된 1차 게이트전극과 노출된 절연막상에 1차 게이트 절연막과 제2반도체층을 차례로 증착하는 공정과, 상기 제2반도체층을 에치백하여 상기 제1게이트전극 측면에 활성 반도체층을 형성하는 공정과, 전면에 2차 게이트 절연막과 제3반도체층을 형성하는 공정과, 활성 반도체층의 양측이 노출되고 활성 반도체층을 중심으로 제1게이트전극과 대향되도록 상기 제3반도체층을 선택적으로 식각하여 제2게이트전극을 형성하는 공정과, 상기 제2게이트전극을 마이크로 이용하여 활성 반도체층에 불순물 이온주입하여 소오스/드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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