KR960004563B1 - 상호연결회로기판을 갖춘 반도체장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

상호연결회로기판을 갖춘 반도체장치의 제조방법

제1도는 멀티칩을 갖는 종래의 반도체장치의 평면도.

제2도는 단일칩을 갖는 본 발명의 제1 실시예를 나타낸 도면.

제3도는 단일칩을 갖는 본 발명의 제2 실시예를 나타낸 도면.

제4도는 단일칩을 갖는 본 발명의 제3 실시예를 나타낸 도면.

제5도는 멀티칩을 갖는 본 발명의 제4, 제5 및 제6 실시예를 나타낸 평면도.

제6도는 멀티칩을 갖는 본 발명의 제4, 제5 및 제6 실시예를 나타낸 단면도.

제7도는 단일칩을 갖는 본 발명의 제7 실시예를 나타낸 도면.

제8도는 단일칩을 갖는 본 발명의 제8 실시예를 나타낸 도면.

제9도는 단일칩을 갖는 본 발명의 제9 실시예를 나타낸 도면.

제10도는 단일칩을 갖는 본 발명의 제10 실시예를 나타낸 평면도.

제11도는 단일칩을 갖는 본 발명의 제10 실시예를 나타낸 단면도.

제12도는 단일칩을 갖는 본 발명의 제11 실시예를 나타낸 평면도.

제13도는 단일칩을 갖는 본 발명의 제11 실시예를 나타낸 단면도.

제14도는 제15도는 본 발명의 제조방법에 따른 제1 실시예를 나타낸 단면도.

제16도와 제17도는 본 발명의 제조방법에 따른 제2 실시에를 나타낸 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

20 : 아일랜드 21 : 반도체칩

22 : 전극패드 22a : 제1패드

22b : 제2패드 23 : 상호연결회로기판

24 : 지지핀 25 : 내부리드

25a : 제1내부리드 26 : 본딩와이어

27 : 전기적 연결패턴 28a : 연결패턴용 제1패드

28b : 연결패턴용 제2패드 26a : 제1와이어

26b : 제2와이어 26c : 제3와이어

[산업상의 이용분야]

본 발명은 상호연결회로기판을 갖춘 반도체장치의 제조방법에 관한 것이다.

[종래의 기술 및 그 문제점]

제1도는 복수의 바이폴라트랜지스터를 갖춘 종래의 집적회로의 멀티칩장치에서 사용된 반도체장치의 평면도를 나타낸 것이다.

도면에서, 2개의 반도체칩(10)이 아일랜드(11) 상에 설치되고, 아일랜드(11)는 4개의 지지핀(12)으로 리드프레임에 연결되어 있으며, 몇개의 내부리드(13)가 아일랜드(11)의 주위에 배치되어 있다. 또, 회로기판(14)이 2개의 반도체칩(10) 사이에 배치되어 아일랜드(11) 상에 설치되어 있고, 복수의 전극패드(15)가 반도체칩(10) 및 회로기판(14) 상에 설치되어 있으며 본딩와이어(16a)가 각 전극패드(15)와 내부리드(13)중 인접한 내부리드와의 사이에 전기적으로 연결되어 있다. 한편, 다른 본딩와이어(16)는 회로기판(14)에 면한 칩(10) 상의 전극패드(15) 중 다른 하나와의 전극패드와 회로기판(14) 상의 전극패드(15)중 하나의 사이에서 전기적으로 연결되어 있는데, 이때 본딩와이어(16)는 필요없는 부분에 접촉되지 않도록 짧은 것이 필요하며, 따라서 본딩와이어(16)는 인접한 부분에만 전기적으로 연결된다. 여기서, 아일랜드(11)와 반도체칩(10), 회로기판(14), 지지핀(12), 본딩와이어(16) 및 내부리드(13)는 수지밀봉된다.

그러나, 제1도에 도시한 종래의 반도체장치에 있어서, 제1도의 좌측에 배치된 내부리드(13a)와 반도체칩(10)의 우측에 배치된 전극패드(15a)를 전기적으로 연결한 필요가 있는 경우에는 길이가 긴 본딩와이어(16)가 필요하게 되고, 이와같이 길이가 긴 본딩와이어는 다른 불필요한 부분과 접촉되는 일이 있기 때문에 희망하는 회로기능이 간섭받는 경우가 많다. 따라서, 내부리드중 1개의 내부리드와 전기연결전극패드중 1개의 전극패드와의 사이에 길이가 긴 연결체를 사용할 수 없기 때문에, 종래의 기술에서는 멀리 떨어진 부분을 전기적으로 연결할 필요가 없게 되도록 반도체칩의 내부회로를 설계하고 있고, 따라서 종래 기술에 따른 반도체칩의 내부회로를 내부리드의 배치에 따라 빈번하게 재설계해야 한다는 문제점이 있었다.

본 발명의 상기한 점을 감안하여 발명된 것으로, 서로 멀리 떨어진 부분에 배치된 전기연결 전극패드와 내부리드와의 전기적 접속이 반도체칩의 내부회로를 재설계하지 않고서는 가능하게 되도록 개선한 반도체장치의 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 복수의 내부리드와 이 내부리드로부터 오목한 아일랜드를 갖춘 리드프레임을 준비해서 원하는 전기적 기능요소 및 복수의 전기연결전극패드를 갖춘 반도체칩을 상기 리드프레임의 오목한 아일랜드상에 고정하는 공정과, 중앙부분과 바깥쪽 부분으로 분리하는 개구부와, 상기 중앙부분과 바깥쪽 부분 각각에 설치된 전기연결패턴을 갖춘 상호연결회로기판을 상기 중앙부분에서 상기 반도체칩상에 고정하고, 상기 바깥쪽 부분에서 상기 리드프레임의 내부리드상에 고정하는 공정, 상기 리드프레임의 복수의 내부리드중 제1 내부리드를 상기 상호연결회로기판의 상기 중앙부분에 설치된 전기연결패턴의 일단부와 도전재료에 의해 연결하는 공정, 상기 상호연결회로기판의 중앙부분에 설치된 전기연결패턴의 타단부를 상기 반도체칩의 복수의 전기연결전극패드중 제1전기연결전극패드와 도전재료에 의해 연결하는 공정, 상기 리드프레임의 복수의 내부리드중 제2 내부리드를 상기 상호연결회로기판의 바깥쪽 부분에 설치된 전기연결패턴과 도전재료에 의해 연결하는 공정 및 상기 상호연결회로기판의 바깥쪽 부분에 설치된 전기연결패턴을 상기 반도체칩의 복수의 전기연결전극패드중 제2 전기연결전극패드와 연결하는 공정을 구비하여 이루어진 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명의 반도체장치의 제조방법에 따르면, 아일랜드는 지지핀을 갖춘 평평한 기판을 형성함으로써 형성되고, 반도체칩은 그 위에 복수의 전극패드를 갖추고 있으면서 상기 아일랜드상에 형성되며, 전기적 연결패턴을 갖는 상호연결회로기판은 접착제에 의해 상기 반도체칩상에 부착·설치되고, 제1연결수단은 소정 내부리드와 반도체칩의 소정 전극패드와의 사이에 연결되며, 제2연결수단은 반도체칩의 소정 전극패드와 상기 상호연결회로기판상에 형성된 전기적 연결패턴의 소정 부분 사이에 연결되게 되므로, 소정의 내부리드와 소정의 전극패드 사이의 전기적 접속을 상호연결회로기판에서 행할 수가 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

제2a도 및 제2b도는 단일칩에 적용되는 본 발명의 제1 실시예를 나타낸 것으로, 도면에 나타낸 바와 같이 반도체장치는 평탄한 평면을 이루도록 형성된 아일랜드(20)를 갖추고 있고, 반도체칩(21)은 아일랜드(20)의 중앙부에 설치되며, 상기 반도체칩(21)은 외부신호를 입력받아 내부신호를 출력하기 위한 복수의 전극패드(22)를 갖추고 있고, 상호연결회로기판(23)이 상기 반도체칩(21) 상에 설치되어 있다. 이때, 상기 상호연결회로기판(23) 및 반도체칩(21)은 접착제, 예컨대 페이스트 또는 풀에 의해 접착되어 있고, 아일랜드(21)는 4개의 지지핀(24)에 의해 지지됨으로써 리드프레임(도시되지 않았음)에 연결되어 있다.

또, 복수의 내부리드(25)가 아일랜드(20)의 주위에 배치되어 있고, 복수의 본딩와이어(26)가 상기 전극패드(22)와 그에 인접한 내부리드(25)를 연결하고 있다. 상호연결회로기판(23) 상에는 전기적 연결패턴(27)이 갖추어져 있고, 이 연결패턴(27)은 2개의 연결패턴용 전극패드, 즉 연결패턴용 제1패드(28a) 및 제2패드(28b)를 전기적으로 연결한다. 여기서, 상호연결회로기판(23)은 글래스에폭시 또는 폴리아미드로 이루어져 있고, 전기연결패턴(27)은 구리로 이루어져 있다. 제2a도에 도시한 제1내부리드(25a)와 제2a도의 우측에 도시한 제1패드(22a)는 제1와이어(26a)에 의해 연결되고, 상호연결회로기판(23) 상의 연결패턴용 제1패드(28a)와 상기 제1패드(22a)는 제2와이어(26b)에 의해 연결되며, 제2a도의 좌측에 도시한 연결패턴용 제2패드(28b)와 제2패드(22b)는 제3와이어(26c)에 의해 연결되어 있다. 따라서, 제1내부리드(25a)와 제2패드(22b)가 전기적으로 연결되게 된다. 이때, 연결패턴(27)은 전기저항 또는 캐패시턴스를 갖는 것이 좋고, 칩상의 전극패드는 니켈이나 구리 또는 알루미늄으로 이루어져 있으며, 상술한 각 부재는 제2b도에 도시한 바와 같이 수지 또는 세라믹(29)에 의해 밀봉된다.

그 결과, 상호연결회로기판(23)을 사용하여 상기 제1내부리드와 이 제1 내부리드와는 다른 연결패턴용 제2패드를 서로 전기적으로 연결할 수가 있게 된다.

또한, 제2b도에 도시한 바와 같이 상호연결회로기판(23)은 반도체칩(21)의 옆쪽에 설치되는 것이 아니라 반도체칩(21) 상에 설치되게 되므로, 아일랜드(20) 상에 상기 상호연결회로기판(23)을 설치하기 위한 공간이 필요없기 때문에 아일랜드(20)의 크기가 작아지게 된다.

다음, 제3a도 및 제3b도는 단입칩에 적용되는 본 발명의 제2 실시예를 도시한 것으로, 이 제2 실시예에서는, 제1 실시예에서 반도체칩상에 설치되어 있던 상호연결회로기판이 내부리드상에 설치되어 있다.

도면중, 아일랜드(30)는 평탄한 평면을 이루도록 형성되어 있고, 반도체칩(31)은 복수의 전극패드(32)를 갖추고 있으면서 상기 아일랜드(30) 상에 설치되어 있으며, 복수의 내부리드(34)가 상기 아일랜드(30)의 주위에 배치되어 있다. 또, 상호연결회로기판(33)은 반도체칩(31)을 완전히 둘러싸는 전기적 연결패턴(37)을 갖추고 있고, 상기 연결패턴(37)은 복수의 내부리드(34) 상에 설치되면서 상기 반도체칩(31)을 둘러싸고 있으며, 연결수단(36)이 상기 연결패턴(37) 및, 전극패드(32)중 하나 또는 내부리드(34)중 하나에 연결되어 있다.

반도체칩(31)은 아일랜드(30)의 중앙부에 설치되어 있으면서 외부신호를 입력받아 내부신호를 출력하기 위한 복수의 전극패드(32)를 갖추고 있고, 상호 연결회로기판(33)은 내부리드(34) 상에 설치되어 있으며, 이때 상호연결회로기판(33) 및 내부리드(34)는 접착제, 예컨대 페이스트 또는 풀에 의해 접착되어 있다. 또, 아일랜드(30)는 4개의 지지핀(35)에 의해 지지됨으로써 리드프레임(도시되지 않음)에 연결되어 있고, 복수의 내부리드(34)가 아일랜드(30)의 주위에 배치되어 있으며, 복수의 본딩와이어(36)가 상기 전극패드(32)와 그에 인접한 내부리드(34)를 연결한다.

상호연결회로기판(33) 상에는 연결패턴(37)이 갖추어져 있고, 제3a도의 우측에 도시된 제1내부리드(34a)와 제1패드(32a)는 제1와이어(36a)에 의해 연결되어 있으며, 상호연결회로기판(33) 상에 형성된 상기 연결패턴(37)중 제1 내부리드(34a)에 인접한 제1부분 및 제1 내부리드(34a)는 제2와이어(36b)에 의해 연결되어 있고, 제3a도의 좌측에 도시된 제2패드(32b) 및 상호연결회로기판(33) 상에 형성된 연결패턴(37)중 상기 제2패드(32b)에 인접한 제2부분은 제3와이어(36c)에 의해 연결되어 있는바, 이에 따라 서로 멀리 떨어져 배치된 제1 내부리드(34a)와 제2패드(32b)가 전기적으로 연결되게 된다. 이때, 상기 연결패턴(37)은 전기저항 또는 케패시턴스를 갖는 것이 좋고, 상기 각 부재는 제3b도에 도시한 바와 같이 수지 또는 세라믹(39)에 의해 밀봉되는데, 이 제2 실시예에서도 제1 실시예에서와 같은 재료를 사용한다.

그리고, 이상 설명한 바와 같은 상호연결회로기판(33)을 사용함으로써 제1내부리드(34a) 및 이 제1내부리드(34a)에서 멀리 떨어진 제2패드(32b)를 서로 전기적으로 연결시킬 수가 있고, 특히 본 실시예에서는 연결패턴(37)이 반도체칩(31)을 전체적으로 둘러싸고 있기 때문에 내부리드중 어떤 것이라도 각 패드와 연결할 수가 있게 된다.

또, 제3b도에 도시한 바와 같이 상호연결회로기판(33)이 반도체칩(31)의 옆쪽에 배치되는 것이 아니라 내부리드(34) 또는 반도체칩(31) 상에 설치되므로, 상호연결회로기판(33)을 배치하기 위한 공간을 아일랜드(30) 상에 설치할 필요가 없게 되고, 따라서 아일랜드(30)의 크기를 작게 할 수가 있다.

이 제2 실시예는 글래스에폭시 또는 폴리아미드로 이루어진 상호연결회로기판(33) 상에서 내부리드의 중앙부가 서로 연결되어 있기 때문에 내부리드의 반압력(反壓力)을 강화시킨다는 이점을 갖고 있다.

다음, 제4a도 및 제4b도는 단입칩에 적용되는 본 발명의 제3 실시예를 나타낸 것으로, 반도체칩상의 상호연결회로기판 및 내부리드상의 상호연결회로기판이 도시되어 있다.

도면에서, 아일랜드(40)는 평면을 이루도록 형성되어 있고, 반도체칩(41)은 복수의 전극패드(42)를 갖추고서 상기 아일랜드(40) 상에 설치되어 있으며, 복수의 내부리드(45)가 상기 아일랜드(40) 및 반도체칩(41)의 주위에 배치되어 있다. 제1상호연결회로기판(43)은 제1연결패턴(47)과 이 제1연결패턴(47)에 연결된 복수의 전극패드(48)를 갖추고서 반도체칩(41) 상에 설치되어 있고, 제1연결수단(46)이 상기 제1연결패턴(47)을 전극패드(42)중의 제1패드 또는 내부리드(45)중 제1내부리드에 연결한다. 또, 제2상호연결회로기판(49)은 반도체칩(41)을 부분적으로 둘러싸는 제2연결패턴(50)을 갖추고서 복수의 내부리드(45) 상에 설치되어 있고, 제2연결수단(46)이 상기 제2연결패턴(50)을 전극패드(42c)중 제2패드 또는 내부리드(45)중 제2내부리드에 연결한다.

한편, 반도체칩(41)은 상기 아일랜드(40)의 중앙부에 설치되어 있으면서 외부신호를 입력받아 내부신호를 출력하기 위한 복수의 전극패드(42)를 갖고 있고, 상기 제1상호연결회로기판(43)은 상기 반도체칩(41) 상에 설치되어 있다. 여기서, 상기 제1상호연결회로기판(43) 및 반도체칩(41)은 접착제, 예컨대 페이스트 또는 풀에 의해 서로 접착되어 있고, 아일랜드(40)는 4개의 지지핀(44)에 의해 지지됨으로써 리드프레임(도시되지 않음)에 연결되어 있으며, 복수의 내부리드(45)가 아일랜드(40)의 주위에 배치되어 있다. 또, 복수의 본딩와이어(46)가 상기 전극패드(42)를 그에 인접한 내부리드(45)와 연결하고 있고, 제2상호연결회로기판(49)과 내부리드(45)는 접착제, 예컨대 페이스트 또는 풀에 의해 서로 접착되어 있다.

다음, 제4a도의 좌측에 도시된 제1내부리드(45a)와 제1패드(42a)는 제1와이어(46a)에 의해 연결되어 있고, 상기 제1패드(42a)와 그에 인접한 제1상호연결회로기판(43) 상의 제1전극패드(48a)는 제2와이어(46b)에 의해 연결되어 있으며, 제1상호연결회로기판(43) 상의 제2패드(48b)와 제4a도의 우측에 도시된 반도체칩(41) 상의 인접한 제2패드(42b)는 제3와이어(46c)에 의해 연결되어 있다. 따라서, 제1내부리드(45a)와 제2패드(42b)가 멀리 떨어져 있더라도 그에 관계없이 서로 전기적으로 연결되게 된다.

또한, 제4a도에 도시한 제2내부리드(45b)와 이 제2내부리드(45b)에 인접한 제2상호연결회로기판(49) 상의 연결패턴(50)의 제1부분은 제4와이어(46d)에 의해 연결되어 있고, 반도체칩(41) 상의 제3패드(42c)와 그에 인접한 제2상호연결회로기판(49) 상의 연결패턴(50)의 제2부분은 제4와이어(46e)에 의해 연결되어 있다.

따라서, 서로 멀리 떨어져 배치된 제2내부리드(45b)와 제3패드(42c)가 전기적으로 연결되게 된다.

여기서, 제1연결패턴(47)과 제2연결패턴(50)은 전기저항 또는 캐피시턴스를 갖는 것이 좋고, 상기 각 부재는 제4b도에 도시한 바와 같이 수지 또는 세라믹(51)에 의해 밀봉되며, 본 제3 실시예에서도 상기 제1 실시예에서와 같은 재료를 사용한다.

그 결과, 제1내부리드(45a) 및 이 제1내부리드(45a)로부터 멀리 떨어진 제2전극패드(42b)를 제1상호연결회로기판(43)을 사용하여 전기적으로 연결할 수 있고, 제2내부리드(45b) 및 이 제2내부리드(45b)로부터 멀리 떨어진 제3전극패드(42c)를 상기 제2상호연결회로기판(49)을 사용하여 전기적으로 연결할 수가 있으며, 이때 연결패턴(50)은 상기 반도체칩(41)을 완전히 둘러싸도록 하거나 또는 반도체칩(41)을 부분적으로 둘러싸도록 하여도 좋다.

또한, 제4b도에 도시한 바와 같이 2개의 상호연결회로기판(43,49)은 모두 반도체칩(41)의 옆쪽에 설치되는 것이 아니라, 반도체칩(41)위에 또는 내부리드(45)의 위쪽에 설치되기 때문에 상기 상호연결회로기판(43,49)을 배치하기 위한 공간을 상기 아일랜드(40) 상에 설치할 필요가 없게 되고, 따라서 아일랜드(40)의 크기를 작게 할 수가 있다.

다음, 제5도는 멀티칩에 적용되는 본 발명의 제4 실시예를 나타낸 것으로, 도면에서 아일랜드(60)는 평면을 이루도록 형성되어 있고, 복수의 전극패드(62)를 갖는 제1 반도체칩(61)이 상기 아일랜드(60) 상에 설치되어 있으며, 제1상호연결회로기판(63)은 복수의 전극패드(65)가 연결된 연결패턴(64)을 갖추고서 상기 제1 반도체칩(61) 상에 설치되어 있다. 또, 제2 반도체칩(66)은 복수의 전극패드(67)를 갖추고서 상기 아일랜드(60) 상에 설치되어 있고, 제2상호연결회로기판(68)은 복수의 전극패드(70)가 연결된 연결패턴(69)을 갖추고서 상기 제2 반도체칩(66) 상에 설치되어 있다.

회로기판(71)은 복수의 전극패드(72) 및 이들 전극패드(72)에 연결된 연결패턴(73)을 갖추고 있으면서 상기 아일랜드(60) 상에서 제1 반도체칩(61)과 제2 반도체칩(66)의 사이에 설치되어 있는데, 이때 상기 회로기판(71)은 글래스에폭시 또는 폴리아미드로 이루어져 있고, 복수의 내부리드(74)가 아일랜드(60)의 주위에 배치되어 있다.

제1연결수단(예컨대, 와이어(75a)이 내부리드중 제1내부리드(74a)와 제1반도체칩(61) 상의 전극패드중 제1전극패드(62a)를 연결하는데 사용되고, 제2연결수단(예컨대, 와이어(75b)이 내부리드중 제2내부리드(74b)와 제1상호연결회로기판(63) 상의 전극패드중 제1전극패드(65a)를 연결하는데 사용되며, 제3연결수단(예컨대, 와이어(75c))이 내부리드중 제3내부리드(74c)와 회로기판(71) 상의 전극패드중 제1전극패드(72a)를 연결하는데 사용된다. 또, 제4연결수단(예컨대, 와이어(75d))이 제1반도체칩(61) 상의 전극패드중 제2전극패드(62b)와 회로기판(71) 상의 전극패드중 제2전극패드(72b)를 연결하고, 제5연결수단(예컨대, 와이어(75e))이 제1상호연결회로기판(63) 상의 전극패드중 제2전극패드(65b)와 회로기판(71)상의 전극패드중 제3전극패드(72c)를 연결하며, 제6연결수단(예컨대, 와이어(75f))이 회로기판(71) 상의 제4전극패드(72d)와 제2반도체칩(66) 상의 전극패드중 제1전극패드(67a)를 연결한다. 그리고, 제7연결수단(예컨대, 와이어(75g))이 회로기판(71) 상의 전극패드중 제5전극패드(72e)와 제2상호연결회로기판(68) 상의 전극패드중 제1전극패드(70a)를 연결하고, 제8연결수단(예컨대, 와이어(75h))이 제2상호연결회로기판(68) 상의 전극패드중 제2전극패드(70b)와 제2반도체칩(66) 상의 전극패드중 제2전극패드(67b)를 연결하며, 제9연결수단(예컨대, 와이어(75i))이 제2반도체칩(66) 상의 전극패드중 제3전극패드(67c)와 내부리드중 제4내부리드(74d)를 연결한다.

이때, 상기 2개의 반도체칩(61,66)은 아일랜드(60)에 설치되어 있으면서 각각 외부신호를 입력받아 내부신호를 출력하기 위한 복수의 전극패드(62,67)를 갖추고 있고, 상기 2개의 상호연결회로기판(63,68) 및 2개의 반도체칩(61,66)은 접착제(예컨대, 페이스트 또는 풀)에 의해 접착되어 있으며, 아일랜드(60)는 4모서리가 4개의 지지핀에 의해 지지됨으로써 리드프레임(도시되지 않았음)에 연결된다.

여기서, 상기 각 패턴(64,69,73)은 전기저항 또는 캐패시턴스를 갖는 것이 좋고, 상기 각 부재는 제6도에 도시한 바와 같이 수지 또는 세라믹(77)으로 밀봉되며, 이 제4 실시예에서는 상기 제1 실시예에서와 같은 재료를 사용한다.

그 결과, 상기 제2내부리드(74b) 및 이 제2내부리드(74b)로부터 멀리 떨어진 제2반도체칩(66) 상의 제2전극패드(67b)가 제1상호연결회로기판(63)과 회로기판(71) 및 제2상호연결회로기판(68)을 사용하여 서로 전기적으로 연결될 수가 있다. 여기서, 제6도는 제5도의 반도체장치의 화살표(A) 방향으로 절단한 측단면도이다.

제6도에 도시한 바와 같이, 상호연결회로기판(63,68)은 반도체칩(61,66)의 옆쪽에 배치되지 않기 때문에 아일랜드(60) 상에 상기 상호연결회로기판(63,68)을 배치하기 위한 공간을 설치할 필요가 없고, 따라서 아일랜드(60)의 크기를 작게할 수가 있다.

다음, 본 발명의 제5 실시예는 제5도 및 제6도에 도시한 제4 실시예와 거의 마찬가지로서, 이 제5 실시예는 제4 실시예에 따른 모든 구성요소를 가지면서 아일랜드(60)를 완전히 둘러싸는 연결패턴(81)을 갖는 제3상호연결회로기판(80)과, 제5내부리드(74e)와 연결패턴(81)중 제1부분(81a)을 연결하는 제10연결수단(예컨대, 와이어(75j)), 연결패턴(81)의 제2부분(81b)과 상기 제4전극패드(67d)를 연결하는 제11연결수단(예컨대, 와이어(75k))을 구비하고 있다. 이때문에, 서로 멀리 떨어져 있더라도 그에 관계없이 상기 제5내부리드(74e) 및 제4패드(67d)가 전기적으로 연결되게 된다. 여기서, 내부리드(74) 상의 상호연결회로기판(80) 및 내부리드(74)는 접착제(예컨대, 페이스트 또는 풀)에 의해 서로 접착되어 있고, 내부리드(74) 상의 연결패턴(81)은 전기저항 또는 캐패시턴스를 갖는 것이 좋으며, 상기 각 부재는 제6도에 도시한 바와 같이 수지 또는 세라믹(77)으로 밀봉된다.

이때에도, 제6도에 도시한 바와 같이 모든 상호연결회로기판(63,68,80)은 아일랜드(60) 상의 반도체칩(61,66)의 옆쪽에 설치되는 것이 아니라 그 위쪽에 설치되고, 따라서 상호연결회로기판(63,68,80)을 배치하기 위한 공간을 아일랜드(60) 상에 설치할 필요가 없게 되어 아일랜드(60)의 크기를 작게 할 수 있다.

다음으로, 본 발명의 제6 실시예에 대해 설명한다.

이 제6실시예는 상기 제5 실시예(제5도 및 제6도)의 제1상호연결회로기판(63) 및 제2상호연결회로기판(68)을 갖춘 것으로, 다수의 칩을 갖는 실시예의 다른 변형례도 가능하다. 예컨대, 회로기판(71)을 장치로부터 제거하여도 좋은데, 이 경우 2개의 반도체칩(61,66)에서 서로 마주보는 각 패드는 회로기판(71)을 사용하지 않고 와이어에 의해 직접적으로 연결되므로, 많은 칩을 갖는 상기 실시예보다도 더욱 유효하게 상기 아일랜드(60)의 크기를 축소시킬 수가 있다.

다음, 제7a도 및 제7b도는 단일칩에 적용되는 본 발명의 제7 실시예를 나타낸 것으로, 이 제7 실시예에서는 이하에서 설명하는 구성요소가 포함된다.

즉, 아일랜드(90)가 소정의 평면을 이루도록 형성되어 있고, 반도체칩(91)은 복수의 전극패드를 갖추고서 상기 아일랜드(90) 상에 설치되어 있으며, 복수의 내부리드(92)가 아일랜드(90)의 주위에 배치되어 있다. 제1상호연결회로기판(93)은 연결패턴(94)과 그에 연결된 복수의 전극패드(95)를 갖추고서 반도체칩(91) 상에 설치되어 있고, 제2상호연결회로기판(96)이 그 위쪽에 연결패턴(97)을 갖추고서 내부리드(92) 상에 설치되어 있다. 이때, 연결패턴은 제3 실시예와 동일한 형태의 것이 바람직하다.

이 제7 실시예와 제3 실시예가 다른 점은 아일랜드(90)가 내부리드(92)보다 오목하게 되어 있고, 제1상호연결회로기판(93) 및 제2상호연결회로기판(96)이 평면상에서 같은 높이에 있다고 하는 점이다. 또, 반도체칩(91) 상의 패드 및 내부리드(92)의 선단(先端)이 2개의 상호연결회로기판(93,96)으로부터 떨어져 있다.

본 실시예에서는 2개의 상호연결회로기판이 지지핀(98) 상에서 연결되어 있기 때문에 제2상호연결회로기판(96)의 구조를 강화시킨다고 하는 첫번째의 이점이 있다. 본 실시예의 제2이점은 2개의 연결부분이 동일한 평면으로 설치되어 있기 때문에 제1상호연결회로기판(93) 상의 연결패드(95)와 제2상호연결회로기판(96) 상의 연결패턴(97)과의 사이를 연결하기 위한 테이프자동본딩(TAB)이 가능하다는 것이다. 이때, TAB는 다른 재료에 연결된 구리리드의 가장자리부분을 구리리드를 지지하기 위해 구리리드의 한쪽 측부에 연결된 폴리이미드테이프에 전기적으로 연결하기 위한 구리리드에 의해 형성되는데, 이러한 TAB를 사용함으로써 반도체칩(91) 상의 패드의 간격을 감소시킬 수 있다는 이점이 있다.

다음, 제8a도 및 제8b도는 단일칩에 적용되는 본 발명의 제8 실시예를 나타낸 것이다. 본 실시예에서는 아일랜드(100)와, 복수의 전극패드(102)를 갖추고서 상기 아일랜드(100) 상에 설치된 반도체칩(101), 상기 아일랜드(100) 주위의 복수의 내부리드(103), 연결패턴(105) 및 이 연결패턴(105)에 연결된 복수의 전극패드(106)를 갖추고서 상기 반도체칩(101) 상에 설치된 제1상호연결회로기판(104) 및 연결패턴(018)을 갖추고서 내부리드(103) 상에 설치된 제2상호연결회로기판(107)이 구비되어 있고, 아일랜드(100)는 지지핀(109)에 의해 지지되어 리드프레임(도시되지 않음)에 연결되어 있다.

이때, 연결패턴은 제3 실시예와 동일한 것이 바람직하다. 본 실시예와 제3 실시예의 차이점은 상기 아일랜드(100)가 내부리드(103)보다도 오목하게 되어 있고, 상기 제1상호연결회로기판(104) 및 제2상호연결회로기판(107)이 평면상에서 같은 높이에 있는 점이다. 상기 아일랜드(100) 및 내부리드(103)의 선단(先端)은 제1상호연결회로기판(104) 및 제3상호연결회로기판(107)중 어느 하나에 의해 완전히 덮여져 있다.

제8 실시예가 제7 실시예와 다른 점은 반도체칩(101) 상의 패드(102)와 내부리드(103)의 연결 및 제1상호연결회로기판(104) 상의 패드(106)와 내부리드(103)의 연결이 제2상호연결회로기판상에 있는 점이다.

다음, 제9a도 및 제9b도는 본 발명의 제9 실시예를 나타낸 것이다. 본 실시예에서는 상기 제8 실시예와 거의 같은 구성요소가 포함되어 있지만 반도체 칩상의 패드와 내부리드와의 연결부가 TAB이고, 반도체칩상의 제1상호연결회로기판이 반도체칩에 기계적으로 연결되어 있지 않으며, 제2상호연결회로기판이 내부리드 및 반도체칩상의 패드에 TAB(110)로 연결되어 있기 때문에 상기 제2상호연결회로기판의 아랫면이 내부리드의 윗면보다도 높은 것이 다른 점이다.

다음, 제10도 및 제11도는 멀티칩에 적용되는 본 발명의 제10 실시예를 나타낸 것이다.

본 실시예에서는 상기 제4 실시예와 거의 같은 구성요소가 포함되어 있지만, 제1상호연결회로기판(111)과 제2상호연결회로기판(112) 및 제3상호연결회로기판(113)이 지지핀(76)에 의해 기계적으로 연결되어 평면상에서 동일한 높이로 되어 있고, 아일랜드(114)가 내부리드(74)보다도 오목하게 되어 있다.

따라서, 본 실시예는 3개의 상호연결회로기판이 지지핀(76) 상에 연결되어 있기 때문에 제3상호연결회로기판(113)의 구조를 강화시키는 이점이 있다. 본 실시예의 두번째 이점은 칩상의 소정 패드와 소정의 내부리드(74)를 연결하기 위한 테이프자동본딩(TAB)이 가능하다는 것이다. TAB는 다른 재료에 연결된 구리리드의 가장자리부분을 구리리드를 지지하기 위해 구리리드의 한쪽 측부에 연결된 폴리이미드테이프에 전기적으로 연결하기 위한 구리리드에 의해 형성되는데, 이러한 TAB를 사용함으로써 칩상의 패드의 간격을 감소시킨다는 이점을 얻을 수 있다.

다음, 제12도 및 제13도 멀티칩에 적용되는 본 발명의 제11 실시예를 나타낸 것이다.

본 실시예에서는 상기 제4 실시예와 거의 같은 구성요소가 포함되지만, 회로연결기판(120)과 제3상호연결회로기판(121)은 제3상호연결회로기판(121)의 변쪽에서 서로 기계적을 연결되면서 제3상호연결회로기판(121)의 평면상에서 같은 높이에 있으며, 아일랜드(60)가 내부리드(74)보다도 오목하게 되어 있지는 않다.

따라서, 본 실시예는 제3상호연결회로기판(121)이 회로기판(120)에 연결되어 있기 때문에 제3상호연결회로기판(121)의 구조를 강화시킨다고 하는 이점이 있다.

다음으로, 본 발명에 따른 제조방법의 제1 실시예를 제14도 및 제15도를 참조하여 상세히 설명한다.

본 실시예는 상기 제7 실시예에 따른 반도체장치의 제조방법에 대한 것이다.

제14a도는 제1공정을 나타낸 것으로, 복수의 내부리드(130)를 갖는 리드프레임을 준비하고, 아일랜드(131)를 상기 내부리드(130) 및 복수의 지지핀(132)보다 오목하게 되도록 상기 지지핀(132)에 연결한다.

제14b도는 제2공정을 나타낸 것으로, 중앙부분(133a) 및 바깥쪽 부분(133b)으로 분할하는 개구부를 갖는 상호연결회로기판(133)을 설정한다. 이때, 상기 중앙부분(133a)의 복수의 전극패드(135)중 제1전극패드(135)와, 이들 전극패드(135)에 연결된 상호연결회로기판(133)의 중앙부분(133a) 상의 제1연결패턴(134a) 및, 상호연결회로기판(133)의 바깥쪽 부분(133b) 상의 제2연결패턴(134b)을 형성한다.

제14c도는 제3공정을 나타낸 것으로, 상기 아일랜드(131) 상에 소정의 전기적 기능요소 및 복수의 연결패턴(137)을 갖는 반도체칩(136)을 설치하고, 이 반도체칩(136)과 상기 아일랜드(131)를 물리적으로 연결한다.

제14d도는 제4공정을 나타낸 것으로, 접착제를 사용하여 상기 상호연결회로기판(133)의 중앙부분(133a)을 상기 반도체칩(136) 상에 부착시키고, 상호 연결회로기판(133)의 바깥쪽부분(133b)을 내부리드(130)에 부착한다.

제14e도는 제5공정을 나타낸 것으로, 상기 내부리드(130)중 제1내부리드(130a)와 상기 반도체칩(136) 상의 전극패드중 제1전극패드(137a)를 도전재료, 예컨대 와이어(138) 또는 TAB으로 연결한다.

제15a도는 제6공정을 나타낸 것으로, 상기 내부리드(130)중 제2내부리드(130b)와 상기 반도체칩(136) 상의 상호연결회로기판(133) 상의 전극패드(135a)를 도전재료, 예컨대 와이어(139)로 연결한다.

제15b도는 제7공정을 나타낸 것으로, 상기 상호연결회로기판(133)의 중앙부분(133a) 상의 상기 전극패드중 제2전극패드(135b)와 상기 반도체칩(136) 상의 전극패드중 제2전극패드(137b)를 도전재료, 예컨대 와이어(170)로 연결한다.

제15c도는 제8공정을 나타낸 것으로, 상기 내부리드(130)중 제3내부리드(130c)와 내부리드상의 상호연결회로기판의 바깥쪽부분(133b) 상의 연결패턴(134b)을 도전재료, 예컨대 와이어(140)로 연결한다.

제15d도는 제9공정을 나타낸 것으로, 내부리드(130c) 상의 상호연결회로기판(133b) 상의 연결패턴(134b)과 상기 반도체칩(136) 상의 전극패드중 제3전극패드(137c)를 예컨대 와이어(141)로 연결한다.

상기한 바와 같은 본 실시예의 이점은 상기 반도체칩(136) 및 내부리드(130)로의 상호연결회로기판(133a 및 133b)의 연결공정이 동시에 행해진다는 것이고, 따라서 반도체장치의 제조공정이 적어지게 된다.

또 다른 이점은 수직방향으로 서로 멀리 떨어져 배치된 부분간의 연결을 행할 수가 있다는 것으로, 아랫부분의 연결공정이 먼저 행해진 다음 윗부분의 연결공정이 행해지기 때문에 2개의 연결수단이 서로 접촉되지 않는다.

한편, 상기한 반도체장치의 제조방법은 다른 구조, 예컨대 본 발명의 제1 내지 제12 실시예의 구조를 갖는 반도체장치에도 이용할 수 있다.

다음으로, 제16도 및 제17도를 참조하여 본 발명에 따른 제조방법의 제2 실시예에 대해 상세히 설명한다.

본 실시예의 이점은 수직방향으로 서로 멀리 떨어져 배치된 2부분의 연결을 행할 수가 있다는 것으로, 아랫부분의 연결공정이 먼저 행해지고 그 다음에 윗부분의 연결공정이 행해지기 때문에 2개의 연결수단이 바람직하지 않은 부분에서 서로 접촉되지 않도록 되어 있다.

제16a도에 도시한 제1공정에서는 복수의 내부리드를 갖는 리드프레임을 준비하고, 아일랜드(40)와 복수의 지지핀(44)을 연결한다.

제16b도에 도시한 제2공정에서는 전극패드(48a,48b)를 갖는 제1연결패턴(47)이 제1상호연결회로기판(43) 상에 설정된다.

제16c도에 도시한 제3공정에서는 제2연결패턴(50)이 제2상호연결회로기판(49) 상에 설정된다.

제16d도에 도시한 제4공정에서는 소정의 전기적 기능요소 및 복수의 전극패드(42a,42b)를 갖는 반도체칩(41) 상에 제1상호연결회로기판(43)을 물리적으로 연결한다.

제16e도에 도시한 제5공정에서는 상기 반도체칩(41)을 상기 아일랜드(40) 상에 물리적으로 연결한다.

제16f도에 도시한 제6공정에서는 제2상호연결회로기판(49)을 내부리드(45) 상에 물리적으로 연결한다.

제17a도에 도시한 제7공정에서는 상기 내부리드중 한쪽의 내부리드와 전극패드중 제1전극패드(42a)를 제1와이어(46a)로 연결하고, 상기 내부리드(45)중 다른쪽의 내부리드와 전극패드중 제2전극패드(42b)를 연결수단(46)으로 연결한다.

제17b도에 도시한 제8공정에서는 전극패드중 제2전극패드(42b)와 제2연결패턴(50)의 일부를 제5와이어(46e)로 연결한다.

제17c도에 도시한 제9공정에서는 반도체칩(41) 상의 전극패드중 제1전극패드(42a)와 제1상호연결회로기판(43) 상의 제1전극패드(48a)를 제2와이어(46b)로 연결하고, 반도체칩(41) 상의 전극패드중 제2전극패드(42b)와 제1상호연결회로기판(43) 상의 전극패드(48b)를 제3와이어(46c)로 연결한다.

제17d도에 도시한 제10공정에서는 제2연결패턴(50)의 다른 부분과 내부리드(45)중 1개의 내부리드를 제4와이어(46d)로 연결한다.

이상 설명한 바와 같이 본 발명의 반도체장치에 따르면, 반도체장치내에서 서로 멀리 떨어져 배치된 2부분(예컨대, 전극패드와 내부리드 사이 등)의 전기적 접속을 연결패턴이 형성된 상호연결회로기판에서 행할 수 있으므로, 내부의 배선패턴이 일부 변경된 경우에 반도체칩의 내부회로를 재설계하지 않고서도 내부배선간의 전기적 접속이 가능하도록 개선된 반도체장치를 제공할 수가 있다.

Claims (1)

1. 복수의 내부리드와 이 내부리드로부터 오목한 아일랜드를 갖춘 리드프레임을 준비해서 원하는 전기적 기능요소 및 복수의 전기연결전극패드를 갖춘 반도체칩을 상기 리드프레임의 오목한 아일랜드상에 고정하는 공정과, 중앙부분과 바깥쪽 부분으로 분리하는 개구부와, 상기 중앙부분과 바깥쪽 부분 각각에 설치된 전기연결패턴을 갖춘 상호연결회로기판을 상기 중앙부분에서 상기 반도체칩상에 고정하고, 상기 바깥쪽 부분에서 상기 리드프레임의 내부리드상에 고정하는 공정, 상기 리드프레임의 복수의 내부리드중 제1 내부리드를 상기 상호연결회로기판의 상기 중앙부분에 설치된 전기연결패턴의 일단부와 도전재료에 의해 연결하는 공정, 상기 상호연결회로기판의 중앙부분에 설치된 전기연결패턴의 타단부를 상기 반도체칩의 복수의 전기연결전극패드중 제1전기연결전극패드과 도전재료에 의해 연결하는 공정, 상기 리드프레임의 복수의 내부리드중 제2내부리드를 상기 상호연결회로기판의 바깥쪽 부분에 설치된 전기연결패턴과 도전재료에 의해 연결하는 고정 및, 상기 상호연결회로기판의 바깥쪽 부분에 설치된 전기연결패턴을 상기 반도체칩의 복수의 전기연결전극패드중 제2전기연결전극패드와 연결하는 공정을 구비하여 이루어진 것을 특징으로 하는 상호연결회로기판을 갖춘 반도체장치의 제조방법.