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KR960002292A - 디지탈 필터회로와 그 신호 처리방법 - Google Patents

디지탈 필터회로와 그 신호 처리방법 Download PDF

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KR960002292A
KR960002292A KR1019950008804A KR19950008804A KR960002292A KR 960002292 A KR960002292 A KR 960002292A KR 1019950008804 A KR1019950008804 A KR 1019950008804A KR 19950008804 A KR19950008804 A KR 19950008804A KR 960002292 A KR960002292 A KR 960002292A
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Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 디지탈 필터회로 및 그 신호처리방법이 개시되어 있다.
본 발명은 소정의 전달함수를 갖는 디지탈 IIR필터에 있어서, 이 전달함수의 1차 폴계수와는 진폭은 같고 반대 부호를 갖는 전통과필터의 전달함수를 설정하고, 이 전달함수와 상기 설정된 전통과필터의 전달함수를 합성하여 1차 폴이 제거된 새로운 전달함수를 산출하여 입력신호를 이 새로운 전달함수에 의해 신호처리함으로써 입출력특성의 변화없이 신호처리를 고속화할 수 있는 효과가 있다.

Description

디지탈 필터회로와 그 신호처리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 본 발명에 의한 디지탈 필터회로의 일 실시예에 따른 회로도이다.

Claims (12)

  1. 소정의 전달함수를 갖는 디지탈 필터회로를 통해 신호를 처리하는 방법에 있어서, 소정의 전달함수(H11(Z))를 갖는 제1필터회로에 신호를 입력하는 단계; 상기 제1필터회로의 출력신호를 상기 전달함수(H11(Z))의 1차 폴계수와는 진폭은 같고 반대 부호의 전달함수(H12(Z))를 갖는 제2필터회로에 입력하는 단계; 상기 전달함수(H11(Z))와 상기 전달함수(H12(Z))를 합성하여 상기 전달함수(H11(Z))에서 1차 폴을 제거한 전달함수(H13(Z))를 얻는 단계; 및 상기 제2필터회로의 출력신호를 상기 전달함수(H13(Z))를 통해 얻는 단계를 포함함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
    (여기서,
  2. 제1항에 있어서, 상기 제2필터회로의 전달함수(H12(Z))의 분모 및 분자계수가 선형특성을 갖도록 설정하여 선형 필터회로에 적용함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
  3. 제1항에 있어서, 상기 제2필터회로의 전달함수(H12(Z))의 분모 및 분자계수가 커브특성을 갖도록 설정하여 비선형 필터회로에 적용함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
  4. 소정의 전달함수를 갖는 디지탈 메인 프리엠퍼시스회로를 통해 신호를 처리하는 방법에 있어서, 소정의 전달함수(H21(Z))를 갖는 제1필터회로에 신호를 입력하는 단계; 상기 제1필터회로의 출력신호를 상기 전달함수(H21(Z))의 1차 폴계수와는 진폭은 같고 반대 부호의 전달함수(H22(Z))를 갖는 제2필터회로에 입력하는 단계; 상기 전달함수(H21(Z))와 상기 전달함수(H22(Z))를 합성하여 상기 전달함수(H21(Z))에서 1차 폭을 제거한 전달함수(H23(Z))를 얻는 단계; 및 상기 제2필터회로의 출력신호를 상기 전달함수(H23(Z))를 통해 얻는 단계를 포함함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
    (여기서,
  5. 소정의 전달함수를 갖는 디지탈 메인 프리엠퍼시스회로를 통해 신호를 처리하는 방법에 있어서, 입력신호(x(n))를 소정의 전달함수(H31(Z))를 갖는 필터회로에 입력하여 출력신호(y(n))를 산출하는 단계; 상기 출력신호를 지연시켜 지연신호(y(n-1))를 산출하는 단계; 및 상기 지연신호(y(n-1))를 상기 출력신호(y(n))에 대입하여 상기 전달함수(H31(Z))에서 1차 폴을 제거한 전달함수(H32(Z))를 산출하는 단계; 및 상기 입력신호를 상기 전달함수(H32(Z))를 갖는 필터회로에 의해 신호처리하는 단계를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로의 신호처리방법.
    (여기서,
  6. 디지탈 필터회로에 있어서; 입력신호를 소정의 제로계수와 연산하여 출력하는 제1연산수단; 상기 입력신호를 적어도 1클럭 이상의 소정시간 지연하는 복수개의 제1지연수단; 상기 복수개의 지연수단의 각 출력신호를 지연시간에 대흥하는 1차 이상의 소정의 제로계수와 각각 연산하는 복수개의 제2연산수단; 상기 제1연산수단의 출력신호와 상기 복수개의 제2연산수단의 출력신호를 합성하는 제1합성수단; 출력신호를 적어도 2클럭이상의 소정시간 지연하는 복수개의 제2지연수단, 상기 복수개의 제2지연수단의 각 출력신호를 지연시간에 대응하는 적어도 2차 이상의 소정의 폴계수와 연산하는 복수개의 제2연산수단으로 되어 있는 귀환수단; 및 상기 제1합성수단의 출력신호와 상기 귀환수단의 출력신호를 합성하여 상기 출력신호를 출력하는 제2합성수단을 포함하여 상기 필터회로는 소정의 전달함수(H(Z))를 갖는 것을 특징으로 하는 디지탈 필터회로.
    (여기서, 상기 전달함수는
    이고, a0',=a0, a1'-a1-a0b1, a2'=-a1b1, …, b1'=(b1-b1)=0, b2'=(b2-b1 2), b3'=(b3-b1b2), …는 연산수단이 갖고 있는 소정의 이득을, Z-1는 지연수단을 나타냄)
  7. 디지탈 메인 프리엠퍼시스회로에 있어서; 입력신호를 소정의 제로계수와 연산하는 제1연산수단; 상기 입력신호를 1클럭동안 지연하여 1차 제로계수와 연산하는 제2연산수단; 상기 입력신호를 2클럭동안 지연하여 2차 제로계수와 연산하는 제3연산수단; 상기 제1 내지 제3연산수단의 출력을 합성하는 제1합성수단; 상기 제1합성수단의 출력을 2클럭동안 지연하여 2차 폴계수와 연산하여 귀환하는 귀환수단; 및 상기 제1합성수단의 출력과 상기 귀환수단의 출력을 합성하여 상기 귀환수단으로 귀환함과 동시에 출력하는 제2합성수단을 포함하며, 상기 필터회로는 소정의 전달함수(H'(Z))를 갖는 것을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
    (여기서
    이고, a0'=a0, a1'=a1-a0b1, a2'-a1b, b1'=b1 2는 연산수단이 갖고 있는, 소정의 이득을, Z-1는 지연수단을 나타냄)
  8. 제7항에 있어서, 상기 귀환수단은 상기 제2합성수단의 출력을 지연하는 제1지연수단; 상기 제1지연수단의 출력을 2차 폴계수에 해당하는 이득을 갖고 증폭하는 증폭수단; 및 상기 증폭수단의 출력을 지연하여 상기 제2합성수단으로 귀환하는 제2지연수단을 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  9. 제7항에 있어서, 상기 제1 내지 제3연산수단은 연산증폭기와 래치를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  10. 제7항에 있어서, 상기 제1 내지 제3연산수단은 롬과 래치를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  11. 제8항에 있어서, 상기 증폭수단은 연산증폭기로 이루어짐을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  12. 제8항에 있어서, 상기 증폭수단은 롬으로 이루어짐을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950008804A 1994-06-23 1995-04-14 디지탈 필터회로와 그 신호 처리방법 KR0151031B1 (ko)

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