[go: up one dir, main page]

KR960001303B1 - 랜덤 억세스 메모리 유니트 - Google Patents

랜덤 억세스 메모리 유니트 Download PDF

Info

Publication number
KR960001303B1
KR960001303B1 KR1019880015109A KR880015109A KR960001303B1 KR 960001303 B1 KR960001303 B1 KR 960001303B1 KR 1019880015109 A KR1019880015109 A KR 1019880015109A KR 880015109 A KR880015109 A KR 880015109A KR 960001303 B1 KR960001303 B1 KR 960001303B1
Authority
KR
South Korea
Prior art keywords
unit
test mode
random access
access memory
test
Prior art date
Application number
KR1019880015109A
Other languages
English (en)
Other versions
KR890008850A (ko
Inventor
온트로프 한스
헤르만 빌렘 살테르스 뢰로프
프린스 베티
제임스 데이비스 토마스
게랄드 필란 캐덜
마이클 오코넬 콜맥
허만 보쓰 피터
크리틴 마테우스 기엘라우메스 페닝스 레오나르두스
Original Assignee
엔 브이 필립스 글로아이람펜파브리켄
이반 밀러 레르너
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔 브이 필립스 글로아이람펜파브리켄, 이반 밀러 레르너 filed Critical 엔 브이 필립스 글로아이람펜파브리켄
Publication of KR890008850A publication Critical patent/KR890008850A/ko
Application granted granted Critical
Publication of KR960001303B1 publication Critical patent/KR960001303B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

랜덤 억세스 메모리 유니트
제1도는 본 발명에 따른 어셈브리 수단의 개략도.
제2도는 테스트 모드에서 위치를 트리거하는 시퀀스를 구성하는 신호의 다이어그램.
제3도는 테스트 모드에서 시작하는 시퀀스를 구성하는 신호의 다이어그램.
제4도는 제1도의 참조 소자(5및 7)의 실시예도,
제5도는 정보의 배열을 도시하는 시간 다이어그램.
제6도는 제1도의 참조 소자(4)의 실시예도.
제7도는 대체 회로의 사용에 대해 표시를 주기 위한 수단의 실시예도.
* 도면의 주요부분에 대한 부호의 설명
15 : 플립-플롭 R/S 22 : 명령 논리 회로
24,25 : 테스트 모드
본 발명은 병렬 멀티 비트 어드레스 입력과 최소한 하나의 데이타 츨력, 판독-기록 입력 및 유니트 선택 입력을 구비한 직접 억세스를 갖는 랜덤 억세스 메모리 유니트에 관한 것이다.
상기 메모리에서, 메모리와 외부 회로 사이의 접속수 즉 케이스의 핀수를 가능한 최소로 제한하려는 시도가 있어 왔다. 특별 테스트 모드를 허용하여 부가적인 접속을 제공하는 것은 바람직하지 못하며 이러한 접속은 정상적인 사용 즉 더 많은 시간 동안에는 더 이상 사용되지 않는다.
동적 메모리 필드에서(즉 ＂회생뒤＂ 주기를 요구) 어떤 핀에 인가된 초가 접압에 의하여 테스트 모드로 통로를 트리거하는 것은 공지되었다. 특히 반도체의 물리적 지수가 값 또는 가용 초과 접압의 기간을 제한하기 때문에 상기 처리는 여러 경우에서 비가용적일 수도 있다. 더우기, 사용 위치에서 초과 전압의 적용은 부가적인 장치가 이들 초과 전압을 발생하여 인가하는 것을 요구한다.
본 발명은 상기 목적을 위한 보조핀과 동일 종류의 초과 전압의 사용없이도 메모리의 내부 수정에 의하여 특별 테스트 모드에 적합할 수도 있는 메모리 유니트를 제공한다.
본 발명에 따른 메모리 유니트는 예정된 스퀀스의 논리 신호를 검출하기 위한 수단을 갖추며 상기 논리 신호는 일반적으로 사용되는 시퀀스 세트내에 포함되지 않는다. 그러나 그럼에도 불구하고 상기 신호를 위해 지정된 전압 범위내에 포함된 전압은 정해진 입력에 제공되며 또한 시퀀스가 검출될때 테스트 모드내에서 유니트를 위치하는 수단을 구비한다.
특히 공급이 활성화되는 우연한 상태가 테스트 모드까지 통과하도록 명령함으로써 판단될 수 있는 상태를 피하도록, 테스트 모드에서 유니트가 놓여있는 수단은 상기 논리 신호의 예정된 시퀀스가 정상 세트 시퀀스 지정의 두 연속 방해를 포함할시에만 유리하게 작용한다.
방법이 간단하고 쉬운 ＂금지＂ 시퀀스는 유니트가 기록 모드에 위치되는 동안에 최소한 하나의 어드레스 비트를 수정하는 것에 있다. ＂금지＂ 위치를 발생하며 테스트 모드로 통행을 트리거하기 위해서는 어드레스 비트의 하나만을 수정하는 것도 충분하다.
본 발명은 기록 또는 판독 사이클동안 어드레스 변화가 금지되는 예를들면 공지된 약어 SRAM, EPROM, EEPROM, DRAM에서 메모리에 이용할 수 있다.
상기 시퀀스는 잠재적인 강요가 없으며 회로 손상의 위험도 없으며 특히 디코드하는 것이 매우 쉽다.
유니트는 유티트 선택 및 기록 모드 입력이 활성화 신호를 동시 수신하지 못할 동안 테스트 모드내에서 유니트를 유지하는 수단을 구비하는 장점이 있다.
다수의 상이한 테스트를 수행할 수 있는 것이 유용하다. 실행될 각 형태의 테스트에 대해 다른 트리거 모드를 사용하는 대신에, 단지 두개의 모드 즉, 일반 기능 모드/테스트 모드를 제공하여 사용하는 것이 적절하며, 일회의 테스트 모드가 확립된 기능에서 한 세트의 입력은 다수의 가능 테스트 모드중에서 선택하도록 상기 모드의 일반 기능과는 상이하게 다른 테스트 모드이다.
유니트의 최소한 하나의 어드레스 입력 단자는 테스트 모드 디코팅 회로에 접속되며 상기 입력 단자에 인가된 데이타는 유니트가 테스트 모드내에 위치될때 수행되는 테스트의 본질을 한정하는 데이타로 사용된다.
테스트 모드중 정해진 하나의 모드는 모드가 테스트내에 있는 동안 종래 방법으로 메모리를 연속적으로 사용하는 것을 의미한다. 이것은 본 발명의 장치를 구비하면 가능하다. 왜냐하면 정상적인 사용에 대항하여 시퀀스가 시작하여 유니트의 활성을 포함하는 것을 제외하고는 테스트 모드상에서 아무런 영향을 갖지 못하기 때문이다. 메모리가 종래 방법으로 사용되므로 테스트로부터 시작하는 데이타를 방해하는 출력 데이타가 존재할 수도 있다. 이것을 피하기 위하여 메모리 셀내에 포함된 데이타 출력용 버퍼 회로가 장비된 유니트는 테스트로부터 시작하는 데이타 출력용 제2버퍼 회로가 부착되며 테스트는 테스트 모드에서 활성화되고 버퍼 회로의 출력은 유니트의 데이타 출력에 접속되고 고 임피던스 조건에서는 활성화하지 않은 두 버퍼 회로의 한 회로 출력에 접속된다.
테스트 모드에서, 본 발명에 따른 유니트는 특히 ☆표가 상기 유니트의 확인에 관계된 사용자 정보를 나타낼 수 있다. 상기 정보는 테스트 절차가 테스트될 장치의 유래에 좌우될 수 있기 때문에 필수적이다. 장치의 접속으로부터 상기 정보를 자동적으로 판독하는 가능성은 테스트 시스템의 카보드에서 수동으로 상기 정보를 입력하므로서 피할 수 있다. ☆표는 대체 회로의 사용 또는 비사용에 관한 사용자 정보를 나타내고 : 임의의 결점이 없는 메모리를 생성하는 것이 준-가능하므로, 대체 회로가 제공되며, 상기 대체 회로는 불완전한 소자를 대체하기 위해 제1테스트의 결과에 세트된다. 상기 세팅업은 불변 또는 최종 방법으로 이루어 지고 ＂명료한(transparent)＂ 즉 실제로 유니트으 작동의 어떤 차이를 발견하는 것의 불가능하다. 그렇지만 몇몇 사용자는 이러한 대체 수단을 사용치 않고 그들 자신의 손으로 유니트를 다룰 수 있는지 없는지를 알기를 원한다.
☆표는 하나 이상의 서브어셈브리 장치에 대해 유도된 공급 전압의 발생기가 정규 전압을 생성하는 내부 공급 접속의 전압을 수정한다. 예를들어, 메모리에서 보다 확실한 동작을 얻기 위해, 메모리 셀의 회로망은 장치내에 제공되는 정규 공급에 의해 제공된다. 신빙성 테스트를 실행하기 위한 시도는 감손처리, 특히 공급 전압을 증가하므로 가속화하도록 행해진다. 전기적 작용을 특정짓기 위해, 공급 전압의 기능의 어떤 파라미터의 변화를 인지하는 것이 또한 요망될 수 있다. 이것은 정규 내부 공급이 먼저 영향받기 쉽다는 사실 때문에 가능하지 않다. 상기 이유로 인해, 테스트 모드중 한 모드에서 회로망의 내부 공급이 외부 일반 긍급에 다소간 직접적으로 연결되도록 제공하는 것이 유용하다. ☆표는 자체 검색을 계속한다.
본 발명에 따른 다수의 메모리 유니트가 사용된 컴퓨터는 각 유니트를 선택적으로 어드레스하고 테스트 모드에서 상기 유니트를 위치시키는 수단에 유효하게 설치된다. 유니트에 자체 검색 기능이 설치되는 경우, 컴퓨터는 예정된 시간 주기를 결정하고 예정된 시간 주기의 완료에 관해, 메모리 유니트가 자체-검색 명령을 주도록 사용될시에 동일 순차 패턴과 동일 순서에 메모리 장치중 각각의 하나의 출력에서 연속적으로 나타난 데이타를 판독하는 상기 메모리 유니트의 각각의 하나에 연속적으로 자체 검색 명령을 주는 수단에 유효하게 설치된다. 상기 수단은 모든 메모리를 검색하는 전체 시간이 단일 메모리를 검색하는 시간보다 약간 길다는 장점 즉 컴퓨터가 상기 검색의 단계를 스스로 처리하는 경우, 상기 공정은 차례로 각 메모리에 대해 위치를 선택하는 장점을 보장한다.
테스트 모드에 억세스하므로 아래와 같은 환경에서 사용될 수 있음을 알 수 있다.
-제조자의 전제에 관한 기능 테스트
-사용자의 전제에 관한 수신 테스트
-설비 사용자에 의해 설비에 합병후의 테스트
대다수의 가능한 테스트 모드에서, 상기 테스트 모드로부터 분리를 야기하는 시퀀스의 예외를 제외하곤 일반 메모리에 관한 장치에 억세스하는 것은 항상 가능하다.
본 발명에 따른 장치는 모놀리식 집적회로의 형태로 유효하게 구성된다.
이하 첨부된 도면을 참조하여 본원 명세서를 더욱 상세히 설명하기로 한다.
예를들면, 후술하는 기술로 동작하는 메모리 유니트는 정적 메모리 유니트이다. 다시 말하면 메모리 셀은 각 비트용 플립플롭으로 구성되며 각 비트는 주기적인 회생을 요구함도 없이 한 조건에서 영구적으로 유지 할 수 있다. 유니트는 직접 억세스를 가진다. 즉, 어드레스에 의한 메모리 비트에서 억세스를 가지는 것은 가능하다. 상기 경우에서, 어드레스는 비트로 구성되며 256K×1의 용량을 가진다. 그러므로 어드레스는 256K 즉 ＂A0＂에서 ＂A17＂까지 번호로 된 18핀을 어드레스할 수 있는 입력을 소유한다. 어드레스는 두개의 공급핀(＂어스＂ 및 ＂VDD＂), 데이타가 기억된 ＂DIN＂용 입력핀, 데이타 ＂DOUT＂용 출력핀, 유니트 선택 입력핀 ＂CE＂ 및 기록-모드 입력핀 ＂WE＂을 구비하며 상기 핀의 총수는 스물네개의 핀이다. 후술되는 수단은 다른 핀에 인가될 수도 있으며 다른 용량 및 구성에 인가될 수도 있다. 제1도는 본 발명에 따라 지정되고 유니트에 포함된 소자는 굵은선으로 도시하고 유니트의 부분을 형성하는 공지된 소자는 파선으로 도시한다. 소자(1)는 입력 CE, WE 및 다른 어드레스 핀 A0에 접속된다. 소자는 테스트 모드를 트리거하기 위한 수단을 구성하며 소자는 종래에 금지된 예정된 시퀀스 논리 신호를 검출한다. 즉 정상적으로 사용되는 시퀀스 세트내에 포함되는 것이 아니라 상기 신호에 지정되는 범위내에 포함된 전압은 입력 WE, CE, A0상에 제공된다. 상기 시퀀스가 검출되면 소자(2)에서 테스트 모드를 위치하는 신호가 제공된다.
입력 WE, CE에 대해서는, 기술적인 관계 때문에 제로 값이 유효하는 연속적으로 만들어진 명령을 사용하도록 제호출된다. 그러므로 기호
Figure kpo00001
는 CE의 역을 표시하며 명령
Figure kpo00002
=0는 명령 CE=1과 동등하다. 핀 CE는 다수의 유니트 사이에서 하나의 유니트를 선택하도록 동작한다.
Figure kpo00003
=0일때 유니트는 작동안하며 데이타 출력 DOUT는 고 임피던스 조건 상태에서(모든 유니트가 접속된 출력) CE=1, 그러므로 ＂선택＂되는 유니트의 출력을 방해하지 않는다.
금지된 시퀀스를 경유하며, 제2도에 도시된 시퀀스는 선택된다. 특히 접속
Figure kpo00004
는 제로에서 통과하여 유지된다. 그러므로 유니트는 선택된다. 상기 시점에서 어드레스 A1 내지 A8은 설치되거나 이미 설치되 있다. 연속적으로, 접속
Figure kpo00005
는 제로에서 통과한다. 이것은 기록 모드가 설치되는 것을 의미하며, 제로에서
Figure kpo00006
의 통행은 트리거하는 신호이며, 메모리에서 데이타 항목의 기록은 데이타 입력(비도시)상에 제공하며 메모리 셀에서 어드레스 입력 A0 또는 A17상에 제공된 어드레스에 대응한다. 명령이 정해진 어드레스로 데이타항목의 전송을 수신할때 상기 어드레스는 더 이상 수정되지 않는다. 그러므로, 이러한 수정은 종래에 금지된 시퀀스를 구성한다. 실제로는 금지된 시스템를 구성하는 18 어드레스 비트의 신호 하나를 변화시키는 것도 충분하다. 상기 경우에는 입력 A0는 테스트 모드를 트리거하도록 선택된다. A0가 도면부호(8) 시간에서 역으로 될때 테스트 모드는 트리거될 수도 있다. 그럼에도 불구하고, 보안을 증가시키기 위하여 중복성을 제공하도록 선택된다. 다시말하면, 시퀀스가 정상 세트 시퀀스 지정의 두 연속 방해을 구비할때만 테스트 모드를 활성화하는 것을 요구한다. 그러므로,
Figure kpo00007
는 기간(9)동안 1로 다시 상승된다. 그때(10)시점에서 A0를 변화키기 전에 제로로 감속된다.
A0의 두 수정 사이에서
Figure kpo00008
가 다시 상승하는 대신에,
Figure kpo00009
가 다시 상승하는 것에 주목해야 한다. 이것은 기간(9)의 끝 테스트 모드에서 위치를 발생하며, 핀 A0, WE, CE의 선택은 임의이며 몇몇 경우에서 예기치 않은 적용도 허용된다면 다른 것을 선택하는 것도 가능하다. 예를들면 정해진 메모리는 출력(＂출력 인에이블＂)을 명령하는 보충 공인 핀을 소유하며, 기록 싸이클동안 상기 핀의 활성화는 테스트 모드로 통행을 트리거하는데 사용될 수도 있다.
기본 논리 회로에 의한 소자(1)의 예비는 종래 기술에 익숙한 사람들에 의해 보충된다. 예를들면 플립플롭 RS에 의하여 WE 및 CE의 제로로 통행을 기록하며 플립-플롭 D가 A0상의 변이를 검출하며 제2시퀀스 WE, A0를 검출하며 접속(27)상에 제공되는 테스트 모드의 활성화에 대한 신호를 기록하는 제2인지그룹의 활성화를 인정하는 출력이 플립-플롭이다.
소자(1)는 제3도 (13)에 표시된 시퀀스를 검출하는 수단을 포함한다. (12)로 표시된 기간동안에, 입력 WE 또는 CE는 비활성화(
Figure kpo00010
=1, 또는
Figure kpo00011
=1)을 표시하는 신호부를 포함할 수도 있으며 유니트는 테스트 모드에서 유지된다. (13)에서 표시된 바와 같이, 유니트 선택 입력 CE 및 기록 모드 입력 WE가 동시에 비활성화 신호를 검출하여 지연이 시퀀스를 증명한후에, 테스트 조건은 포기되며 신호는 접속(27)상에서 변화한다. 여기서, 상기 시퀀스를 검출하는 수단은 예를들면 AND 게이트가 시간 지연 회로와 연관된 WE×CE=1를 검출하는 것에 의하여 기본 논리 소자를 기초로한 종래의 기술에 익숙한 사람들에 의하여 제공된다.
소자(2)는 접속(27)으로부터 테스트 모드에서 위치를 가리키는 신호를 수신하는 테스트 모드 디코딩 회로이며 상기 디코딩 회로는 유니트의 어드레스 입력핀 세트에 접속되며, 상기 경우에서 세트 A1 내지 A8에서 상기 입력핀에 인가된 데이타는 수행되는 테스트의 본질을 한정하는 테이타로 사용된다. 소자(2)는 어드레스 워드 A1 내지 A8상에서 n접속 사이로부터 한 접속상에서 신호를 발생하며, 수행되는 테스트에 따라 특정 회로에 각각 접속되는 디멀티플렉서 형태이다. 8어드레스 비트 A1 내지 A8과 함께 다른 테스트 모드 256를 한정하는 것은 가능하다. 실제로 현 실시예에서 어드레스 비트의 4개만 사용해도 충분하다. 소자(2)는 여섯개의 핀을 갖은 OR 회로를 구비하며 상기 회로는 비트 A3 내지 A8가 제로에서 모두 검공되는 회로이며, 비트 A1 및 A2의 결합에 따른 ＂ 2 대 4＂ 디멀티플렉서는 네개의 접속 TESP, TESN, TESR, TESV의 한 신호를 발생한다.
서문에 설명된 바와 같이, 메모리 셀 회로망의 내부 공급 상에서 동작이 가능하다. 이것은 접속 TESP 및 TESN 리드로 연결된 소자(4)에 의하여 얻어진다.
상기 소자는 제6도에서 상세히 도시된다. 상기 소자는 일반적인 공급 전압 VDD, 조절된 전압 VDI에서 발생하는 회로(23)를 구비한다. 상기 회로는 동작 안할 수도 있다. 즉, VDI는 더 이상 증가 안하고 상기 전압은 수정되며 그때 소자는 한 논리 접속(26)상에서 신호를 수신한다. 서로 병렬인 두 트랜지스터(24 및 25)의 주요 드레인 소스부는 공급 접속 VDD를 공급 접속 VDI에 접속시킨다. 상기 두 트랜지스터는 매우 크다. 예를들면, 메모리 셀보다 1000배는 넓다.
메모리 어셈블리는 보충 ＂MOS＂기술로 수행되는 트랜지스터(24)는 P형이며 반면에 트랜지스터(25)는 N형이다. 물론 전압 VDD는 양성이다. 신호 TESP가 작동할때 명령 논리 회로(22)는 두 트랜지스터(24 및 25)의 게이트상에서 저 전압을 발생하며, 그러므로 PNP 트랜지스터(24)는 도통하며 NPN 트랜지스터는 중단된다. 전압 VDI는 초기 전압 없이 전압 VDD에 접속된다. 전압이 작동하는 신호 TESN일때 명령 회로(22)는 두 게이트(24,25)상에서 고전압을 발생한다. PNP 트랜지스터(24)는 중단되고 NPN 트랜지스터(25)는 도통하며 VDD와 VDI 사이에서 전압 차이(＂초기 전압＂)를 삽입한다.
신호 TESP 또는 TESN이 작동 안할때 회로(22)는 트랜지스터(24)의 게이트상에서 고전압을 발생하며, 트랜지스터(25)의 게이트상에서 저전압을 발생하며 그때 양 트랜지스터는 중단된다. 상기 회로(22)는 몇몇 논리부의 도움으로 쉽게 구성될 수도 있다.
중복에 의하여 초기에 제공된 대체 회로의 하나를 사용 요구할때 활성화는 예를들면, VDD와 어스 사이의 브릿지에 위치된 저항기를 사용함으로써 달성된다. 기본 저항의 컷-오프 때문에, 브릿지 중앙 전압은 VDD와 동일하게 되며, 전압이 NPN 트랜지스터의 게이트에 인가되면, 상기 트랜지스터는 도통한다. 이것은 컨덕터를 컷팅함으로써 회로를 폐쇄하는 방법으로 설명 가능하다. 본 발명에 따른 회로는 제7도에 주어진 한 실시예에서 특정 회로를 구비한다. 상기 회로는 중앙 전압이 상기 중앙 게이트에 접속된 NPN 트랜지스터(30)의 초기 전압보다 작은 비율로 저항기(28,29)의 브릿지를 구비한다. 트랜지스터(31)는 저항 기능을 이행하며 크기는 매우 작다. 제공된 대체 회로의 하나를 위치시키는 동작동안에, 저항기(29)는 산화되며 이것은 트랜지스터(30)가 도통하도록 하며 테스트 출력 TOUT상에서 제로로 위치한다.
정보가 메모리상에서 요구될때 예를들면, 코드가 유니트, 벤더의 이름 및 발생 데이타의 설비를 확인하면, 코드는 두 비트 이상을 구성하는 워드이다. 하나의 데이타 출력핀만 있을때 정보는 연속적으로 제공된다. 이것은 위하여 유니트는 테스트에서 시작하는 데이타를 연속으로 발생하는 수단을 구비한다. 상기 실행을 위해, 가용 클럭을 갖는 것이 필요하다. 이것을 위하여, 기록 모드 입력 WE는 클럭으로써 동작하도록 상기 수단에 접속되며 클럭은 핀 WE상에서 외부로 제공된다. 그 결과는 제5도에 도시된다. 입력 WE는 클럭으로 동작하며 라인 DOUT는 결과 신호 예를들면 110101000111를 운반한다.
전술된 특정 테스트 회로는 제1도의 소자(3)내에 포함되고 클럭 WE는 소자로 가이드하며 접속 TESR 및 TESV는 메모리 벤더에 관련한 데이타의 공급 및 중복 테스트를 각각 트리거한다.
데이타가 소자(3)에서 준비될때, 신호는 접속 OE에 제공되며 그때 데이타는 접속 DATA상에 나타난다. 서두에서 기술된 바와 같이 메모리 셀의 동작 특성이 테스트 모드에서 가능하며, 상기 데이타와 메모리의 사용에서 유래하는 신호들간의 상호 작용을 방지하기 위하여, 출력 버퍼 회로는 테스트에서 유래하는 데이타용으로 제공된다. 상기 회로는 제4도에 도시된다. 플립-플롭 R/S(15)는 TOUT상에서 데이타 항목 입력을 유지한다.
출력 Q는 PNP 트랜지스터(18)의 게이트에 접속되며 전류 통로는 유니트의 데이타 출력과 VDD 사이에서 분리되며 금속 영역은 사각형(19)으로 표시된다. 플립-플롭(15)의 다른 출력 Q는 다른 PNP 트랜지스터(20)에 접속되며 전류 통로는 출력(19)과 어스 사이에 접속된다. 테스트 데이타 출력을 나타내는 신호 OE는 VDD플립-플롭 R/S의 출력 Q 및 출력
Figure kpo00012
에 각각 접속된 두 트랜지스터(16,17)의 게이트에 가이드된다. 출력 Q 및
Figure kpo00013
는 고 임피던스를 가지며 트랜지스터(16,17)는 출력이 도통하고 전압이 Q 및
Figure kpo00014
상에서 VDD로 폐쇄될때 작동한다.
Figure kpo00015
가 제로이면, 트랜지스터( 16,17)는 도통하고 두 트랜지스터(18,20)는 중단되며 어셈블리의 출력은 고 임피던스가 된다. 테스트 모드에 대응하여
Figure kpo00016
=VDD이면, 출력 Q및
Figure kpo00017
는 프리가 되며 두 트랜지스터(18,20)의 하나만이 TOUT의 값에서 도통한다. 번호(2)는 상술된 어셈블리(15 내지 20)와 동일한 또다른 블럭을 표시하며 유니트의 정상 사용동안에 메모리 셀내에 포함된 데이타의 출력을 위하여 동작한다. 메모리 셀의 출력 데이타는 단자 DOUT로 가이드되며 블럭은 신호 QE및 역신호
Figure kpo00018
에 의해 명령을 받는다. 그러므로, 두 블럭 |15-20| 또는 (21)의 하나만이 동시에 동작한다. 유니트 출력에서 CE=0이면 두 신호 OE및
Figure kpo00019
는 둘다 제로이다. 실제로, 블럭(21)는 어셈블리 15내지 20에 관련한 발명의 부분을 포함하지 않으나 메모리 데이타의 출력 속도를 증가시키도록 동작하는 부가적인 소자를 구비한다. 다른 한편으로는 테스트 데이타의 출력은 추후 요구되지 않는다.
네개의 다른 테스트 모드에 관해 상술된 설명에서, 선택은 비트 A1 내지 A2에 의한 입력에서 구해진다. 다수의 비트와 함께, 많은 형태의 테스트는 어드레스 접속에 의하여 선택될 수도 있다. 테스트는 메모리 셀의 자체 검색을 구성한다. 상기 테스트가 트리거될때 테스트 회로의 부분을 형성하는 카운터는 1에서 256K로 카운트하며 상기 카운트는 메모리 셀이 검색되는 어드레스로 동작한다. 셀의 검색이 필요한 신호를 운반하는 회로는 새로운 셀 어드레스를 위하여 트리거되며, 하나의 검색이 음성을 증명하고, ＂신호기＂ 플립-플롭은 거짓이 증명되는 사실로써 메모리에 기억하도록 트리거된다. 자체 검색 기간동안에, 상기 처리를 구동하는 클럭은 제공된다. 예를들면 입력 단자 WE상에서 출력 데이타는 지정된다. 또다른 단자가 상기 목적을 위하여 선택될 수도 있다. 예를들면 어드레스 단자 A11내지 A17의 하나는 상기 테스트동안 사용되지 않는다. 자체 검색 회로는 반도체 크리스탈이 요구되는 영역에서 중대한 부가점을 표시하지 않으며 유니트는 단일 직접 회로 형태로 구성된다.
본 발명에 따른 유니트가 컴퓨터에서 사용될때 컴퓨터는 각 유니트를 어드레스하고 테스트 모드에서 유니트를 위치시키는 수단을 구비한다. 유니트가 자체 검색 시스템을 갖춘다면, 컴퓨터는 상기 메모리 유니트의 각각에 연속적으로 자체-검색 명령을 주는 수단과 예정된 시간 기간을 결정하는 수단을 구비하는 장점이 있다.
당해의 시간 기간은 메모리의 자체-검색에 필요한 시간에 해당하는 시간이 전부 동일할때 테스트 결과는 초기 트리거의 명령에 이용할 수 있으며 컴퓨터는 상기 시간 기간의 말미에서 자체 검색 명령을 주도록 사용되는 동일 명령 및 동일 사이클 시퀀스에서 메모리 유니트의 출력에 제공된 데이타를 연속적으로 판독할 수 있다.

Claims (16)

  1. 병렬 멀티 비트 어드레스 입력 및 적어도 하나의 데이타 출력, 기록 모드 입력 및 유니트 선택 입력을 포함하는 직접 억세스를 가진 랜덤 억세스 메모리 유니트에 있어서, 통상적으로 사용되는 시퀀스 세트에 포함되지 않으나, 전압이 논리 회로에 의해 지정된 전압 범위내에 포함되는 논리 신호의 예정된 시퀀스가 어떤 입력에 공급되는지를 검출하여, 상기 시퀀스가 검출되었을때 상기 유니트를 테스트 모드에 배치하는 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  2. 제1항에 있어서, 상기 논리 신호의 예정된 시퀀스가 정상 시퀀스 세트의 세부항목에 대한 두 연속적인 위반(two successive violations)을 포함할때만 상기 유니트를 테스트 모드에 배치하는 상기 수단이 작동하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  3. 제1항에 있어서, 상기 유니트가 기록 모드에 배치되는 동안 적어도 하나의 어드레스 데이타 비트가 수정되어 전술한 금지 시퀀스를 구성할때, 상기 유니트를 테스트 모드에 배치하는 상기 수단이 작동하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  4. 제3항에 있어서, 상기 유니트를 테스트 모드에 배치하는 상기 수단은 단지 하나의 어드레스 비트 수정에 의해 자동하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 유니트 선택 및 기록 모드 입력이 비활성화 신호를 동시에 수신하지 않는 동안 상기 유니트를 테스트 모드에 유지하는 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  6. 제1항 내지 제4항중 어느 한항에 있어서, 상기 유니트의 적어도 하나의 어드레스 입력 단자는 테스트 모드 디코딩 회로에 접속되며, 상기 입력 단자에 인가된 데이타는 유니트가 테스트 모드에 배치될때 수행될 테스트의 특징을 규정하는 데이타로서 사용되는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  7. 메모리 셀내에 포함된 데이타 출력용 버퍼 회로가 설치된 제1항 내지 제4항중 어느 한항에 있어서, 테스트 모드에서 활성화되어 테스트로부터 유래하는 데이타의 출력에 대한 제2버퍼 회로를 더 포함하는데, 상기 버퍼 회로의 출력은 상기 유니트의 데이타 출력에 접속되고 활성화되지 않은 두 버퍼 회로 출력중 하나의 출력이 고 임피던스 상태에 있는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  8. 단일 데이타 출력핀을 갖춘 제1항 내지 제4항중 어느 한항에 있어서, 테스트에서 유래하는 데이타를 직렬 배열하는 수단을 포함하며, 유니트의 기록 모드 입력은 클럭 입력으로서 제공하기 위해 상기 수단에 접속되는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  9. 제1항 내지 제4항중 어느 한항에 있어서, 테스트 모드에서 상기 유니트의 식별에 관련된 정보를 사용자에게 제공하기 위한 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  10. 하나 또는 그 이상의 정상 회로가 이상이 있을 경우 정상 회로 대신에 영구히 사용되어질 대체 회로가 포함된 제1항 내지 제4항중 어느 한항에 있어서, 테스트 모드에서 대체 회로의 사용 및 비사용에 관한 정보를 사용자에게 제공하기 위한 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  11. 상기 유니트의 하나 또는 그 이상의 서브 어셈블리를 제공하며 내부 공급 접속부상에서 조절된 전압을 발생하도록 유니트의 공급 입력에서 작동하는 내부 전압 발생기가 포함된 제1항 내지 제4항중 어느 한항에 있어서. 테스트 모드에서 상기 내부 공급 접속부에 인가된 전압을 수정하기 위한 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  12. 제11항에 있어서, 상기 수단은 상기 내부 공급 접속부와 상기 유니트의 공급 입력 사이에 링크를 설치하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  13. 제1항 내지 제4항중 어느 한항에 있어서, 테스트 모드에서 자체-검색을 수행하기 위한 수단을 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
  14. 제1항 내지 제4항중 어느 한항에 따른 다수의 메모리 유니트가 갖추어진 컴퓨터에 있어서, 선택적으로 각 유니트를 어드레싱하며 상기 유니트를 테스트 모드에 배치하기 위한 수단을 포함하는 것을 특징으로 하는 컴퓨터.
  15. 제13항에 따른 다수의 메모리 유니트가 갖추어진 컴퓨터에 있어서, 자체-검색 명령을 부여하도록 사용된 동일 명령 및 동일 사이클 시퀀스로서 예정된 시간 기간을 결정하여, 상기 예정된 시간 기간 종료시에 메모리 유니트 각각의 출력에 제공된 데이타를 연속적으로 판독하기 위하여 상기 메모리 유니트 각각에 연속적으로 자체-검색 명령을 부여하는 수단을 포함하는 것을 특징으로 하는 컴퓨터.
  16. 제1항 내지 제4항중 어느 한항에 있어서, 상기 유니트가 집적 회로의 형태로 구성되는 것을 특징으로 하는 랜덤 억세스 메모리 유니트.
KR1019880015109A 1987-11-20 1988-11-17 랜덤 억세스 메모리 유니트 KR960001303B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8716115 1987-11-20
FR8716115A FR2623652A1 (fr) 1987-11-20 1987-11-20 Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites

Publications (2)

Publication Number Publication Date
KR890008850A KR890008850A (ko) 1989-07-12
KR960001303B1 true KR960001303B1 (ko) 1996-01-25

Family

ID=9357010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880015109A KR960001303B1 (ko) 1987-11-20 1988-11-17 랜덤 억세스 메모리 유니트

Country Status (6)

Country Link
US (1) US4951254A (ko)
EP (1) EP0317014B1 (ko)
JP (1) JP2790296B2 (ko)
KR (1) KR960001303B1 (ko)
DE (1) DE3868488D1 (ko)
FR (1) FR2623652A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02255925A (ja) * 1988-11-30 1990-10-16 Hitachi Ltd メモリテスト方法および装置
JPH03104100A (ja) * 1989-09-18 1991-05-01 Fujitsu Ltd 半導体メモリ装置
US5113399A (en) * 1989-10-16 1992-05-12 Rockwell International Corporation Memory test methodology
NL9001333A (nl) * 1990-06-13 1992-01-02 Philips Nv Werkwijze voor het besturen van een zelftest in een dataverwerkend systeem en dataverwerkend systeem geschikt voor deze werkwijze.
US5675544A (en) * 1990-06-25 1997-10-07 Texas Instruments Incorporated Method and apparatus for parallel testing of memory circuits
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
EP0475588B1 (en) * 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
US5299203A (en) * 1990-08-17 1994-03-29 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a flag for indicating test mode
US5161159A (en) * 1990-08-17 1992-11-03 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with multiple clocking for test mode entry
US5177745A (en) * 1990-09-26 1993-01-05 Intel Corporation Memory device with a test mode
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
US5452418A (en) * 1992-04-24 1995-09-19 Digital Equipment Corporation Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
EP0665558B1 (en) * 1994-01-31 2001-05-23 STMicroelectronics S.r.l. Method for programming and testing a non-volatile memory
JP2888081B2 (ja) * 1993-03-04 1999-05-10 日本電気株式会社 半導体記憶装置
JP2914843B2 (ja) * 1993-03-10 1999-07-05 株式会社東芝 ダイナミック型半導体メモリ
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes
US5452429A (en) * 1993-11-17 1995-09-19 International Business Machines Corporation Error correction code on add-on cards for writing portions of data words
ATE226351T1 (de) * 1993-12-18 2002-11-15 Sony Corp Datenwiedergabevorrichtung und datenaufzeichnungsmedium
KR0140176B1 (ko) * 1994-11-30 1998-07-15 김광호 반도체 메모리장치의 동작모드 제어장치 및 방법
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
US5592422A (en) * 1995-06-07 1997-01-07 Sgs-Thomson Microelectronics, Inc. Reduced pin count stress test circuit for integrated memory devices and method therefor
JP2786152B2 (ja) * 1996-04-25 1998-08-13 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
US5953285A (en) * 1997-09-17 1999-09-14 Cypress Semiconductor Corp. Scan path circuitry including an output register having a flow through mode
US5936977A (en) 1997-09-17 1999-08-10 Cypress Semiconductor Corp. Scan path circuitry including a programmable delay circuit
US6115836A (en) * 1997-09-17 2000-09-05 Cypress Semiconductor Corporation Scan path circuitry for programming a variable clock pulse width
US6111800A (en) * 1997-12-05 2000-08-29 Cypress Semiconductor Corporation Parallel test for asynchronous memory
DE102004051345B9 (de) * 2004-10-21 2014-01-02 Qimonda Ag Halbleiter-Bauelement, Verfahren zum Ein- und/oder Ausgeben von Testdaten, sowie Speichermodul
DE102004057532A1 (de) * 2004-11-29 2006-06-01 Infineon Technologies Ag Verfahren zum Testen von Halbleiter-Chips unter Verwendung von Registersätzen
GB0526448D0 (en) 2005-12-23 2006-02-08 Advanced Risc Mach Ltd Diagnostic mode switching

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451903A (en) * 1981-09-14 1984-05-29 Seeq Technology, Inc. Method and device for encoding product and programming information in semiconductors
US4507761A (en) * 1982-04-20 1985-03-26 Mostek Corporation Functional command for semiconductor memory
DE3232215A1 (de) * 1982-08-30 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte digitale halbleiterschaltung
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ

Also Published As

Publication number Publication date
KR890008850A (ko) 1989-07-12
DE3868488D1 (de) 1992-03-26
US4951254A (en) 1990-08-21
EP0317014B1 (fr) 1992-02-19
JP2790296B2 (ja) 1998-08-27
EP0317014A1 (fr) 1989-05-24
FR2623652A1 (fr) 1989-05-26
JPH01169800A (ja) 1989-07-05

Similar Documents

Publication Publication Date Title
KR960001303B1 (ko) 랜덤 억세스 메모리 유니트
US5619461A (en) Memory system having internal state monitoring circuit
US6065141A (en) Self-diagnosable semiconductor memory device having a redundant circuit and semiconductor apparatus having the same in which the memory device cannot be accessed from outside the semiconductor apparatus
US6216241B1 (en) Method and system for testing multiport memories
US4862416A (en) Semiconductor memory device with redundant memory cell
JP2001189388A (ja) 読出し／書込み保護電気ヒューズ・アーキテクチャ
US6499092B1 (en) Method and apparatus for performing access censorship in a data processing system
US5157634A (en) Dram having extended refresh time
US4654830A (en) Method and structure for disabling and replacing defective memory in a PROM
JPS6237480B2 (ko)
US6333872B1 (en) Self-test method for testing read stability in a dual-port SRAM cell
US3712537A (en) Circuit for diagnosing failures in electronic memories
US6212482B1 (en) Circuit and method for specifying performance parameters in integrated circuits
US4674090A (en) Method of using complementary logic gates to test for faults in electronic components
EP0675501A1 (en) Non-volatile memory element with double programmable cell and corresponding reading circuit for redundancy circuits
KR870003505A (ko) 반도체 기억장치
US6263460B1 (en) Microcontroller architecture and associated method providing for testing of an on-chip memory device
KR100276504B1 (ko) 오류 데이터 저장 시스템
EP0357516B1 (en) Semiconductor static memory device
US3618030A (en) Method including a program for testing selection matrices
RU2093885C1 (ru) Устройство для имитации отказов и внутрисхемного тестирования элементов дискретной аппаратуры
KR20080048799A (ko) 메모리 테스트 시스템의 자가 진단 장치
JP3284738B2 (ja) 印刷装置
US3504351A (en) Data store
JPS60252963A (ja) 状態監視制御方式

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19881117

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19931109

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19881117

Comment text: Patent Application

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19951229

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19960604

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19960726

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19960726

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19990114

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19991216

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20001223

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20001223

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee