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KR950024357A - 반도체 소자의 ldd mosfet 제조방법 - Google Patents

반도체 소자의 ldd mosfet 제조방법 Download PDF

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Abstract

본 발명에 반도체 소자 제조방법의 한예는 반도체 기판위에 제1절연막, 도전층, 및 보조막믈 차례로 형성하는 단계와, 상기 보조막의 소정 부위를 제거하여 상기 도전층위에 게이트 패턴과 갈은 보조막 패턴을 형성하는 단계와, 상기 보조막패턴과 상기 노출된 도전층위에 임시막을 데포지션하고 에치백하여 상기 보조막패턴의 측벽에 임시막스페이스를 형성하는 단계와, 상기 보조막패턴과 상기 임시막스페이스를 마스크로하여 상기 도전층의 소정부위를 제거한 후, 상기 반도체 기판 내에 고농도의 제1불순물 매몰층을 형성하는 단계와, 상기 임시막스페이스를 제거하고, 상기 보조막 패턴만을 마스크로 이용하여 상기 도전층을 에치하여 게이트 전극을 형성하고, 이어서 상기 반도체 기판내에 저농도의 제2불순물 매몰층을 형성하는 단계를 포함한다.

Description

반도체 소자의 LDD MOSFET 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 본 발명에 따른 반도체 장치의 LDD를 갖는 MOS형 전계효과 트랜지스터 제조방법 중 제1실시예를 도시한 실리콘 기판의 부분 단면도이다,
제10도는 본 발명에 따른 반도체 장치의 LDD를 갖는 MOS형 전계효과 트랜지스터 제조방법 중 제2실시예를 도시한 실리콘 기판의 부분 단면도이다.

Claims (24)

  1. 반도체 소자 제조방법에 있어서, (가)반도체 기판위에 제1절연막, 도전층, 및 보조막을 차례로 형성하는 단계와, (나) 상기 보조막을 식각하여 게이트영역에 보조막 패턴을 형성하는 단계와, (다) 상기 보조막패턴의 측면에 임시막 사이드 월 스페이스를 형성하는 단계와, (라) 상기 보조막패턴과 상기 임시막 사이드 월 스페이스를 마스크로하여 상기 도전층을 식각한 후, 상기 반도체 기판 내에 고농도의 제1불순물 매몰층을 형성하는 단계와, (마) 상기 임시막스페이스를 제거하고, 상기 보조막패턴만을 마스크로 이용하여 상기 도전층을 에치하여 게이트 전극을 형성하고, 이어서 상기 반도체 기판내에 저농도의 제2불순물매몰충을 형성하는 단계를 포함하여 이루어지는 MOSFET 제조방법.
  2. 제1항에 있어서, 상기 (가)단계에서 제1절연막은 열산화공정으로 실리콘 산화막을 형성하는 것이 특징인 반도체 장치의 MOSFET 제조방법.
  3. 제1항에 있어서, 상기 (가)단계에서 도전층은 폴리실리콘으로 형성하는 것이 특징인 MOSFET제조 방법.
  4. 제1항에 있어서, 상기 (가)단계에서 도전층은 LPCVD방식을 이용하여 인-시튜 도핑된 폴리 실리콘을 2000Å 두께로 증착하여 형성하는 것이 특징인 MOSFET제조방법.
  5. 제1항에 있어서, 상기 (가)단계에서 보조막은 CVD방식으로 산화막을 증착하여 형성하는 것이 특징인 반도체 장치의 MOSFET제조방법.
  6. 제1항에 있어서, 상기 (다)단계에서 임시막 사이드 월 스페이스는 질화막으로 형성하는 것이 특징인 MOSFET제조방법.
  7. 제6항에 있어서, 상기 임시막 사이드 월 스페이스의 형성은 실리콘 질화막을 LPCVD방식으로 1500Å 두께로 증착하고, 이 실리콘 질화막을 CHF3/CF4기체 플라즈마를 원으로 하고 상기 도전층을 에치-스톱층으로 이용하는 비등방성식각을 실시하여 형성하는 것이 특징인 MOSFET제조방법.
  8. 제1항에 있어서, 상기 도전층의 식각방법은, 상기 보조막패턴과 상기 임시막스페이스를 식각장애막으로 이용하고 상기 제1절연막을 에치스톱층으로 이용하여 HBr/Cl2기체 플라즈마를 원으로 하는 건식식각으로 제거하는 것이 특징인 MOSFET제조방법.
  9. 제1항에 있어서, 상기 제1불순물매몰층은 As이온을 5.0*1013ions/㎠의 농도와 40KeV에너지 조건으로 실시하는 제1이온주입공정으로 형성하는 것이 특징인 MOSFET제조방법.
  10. 제1항에 있어서, 상기 제2 불순물매몰층은 인 이온을 2,0*1013ions/㎠의 농도와 30KeV에너지 조건으로 실시하는 제2이온 주입공정으로 형성하는 것이 특징인 MOSFET제조방법.
  11. 제1항에 있어서, 상기 임시막스페이스의 제거하는 방법은 180℃의 H3PO4용액에 담그어 습식식각으로 제거하는 것이 특징인 MOSFET재조방법.
  12. 제1항에 있어서, 상기 (가)단계에서 도전층은 도전성재질의 제1도전층으로 형성하고, 상기 보조막은 상기 제1도전층과는 다른 도전성 물질로 된 제2도전층으로 형성하는 것이 특징인 MOSFET제조방법.
  13. 제12항에 있어서, 상기 제1도전층은 폴리실리콘으로 형성하고 제2도전층은 실리사이드로 형성하는 것이 특징인 MOSFET제조방법.
  14. 제12항에 있어서, 상기 제1도전층은 LPCVD방식을 이용하여 인-시튜 도핑된 플리실리콘을 2000Å 정도의 두께로 형성하고, 제2도전층은 CVD W실리사이드를 1500Å 정도의 두께로 형성하는 것이 특징인 MOSFET제조방법.
  15. 제12항에 있어서, 상기 임시막사이드 월 스페이스퍼 형성은 실리콘 질화막을 LPCVD방식으로 1500Å 두께로 증착하고, 이 실리콘 질화막을 CHF3/CF4기체 플라즈마를 원으로 하고 상기 제1도전층을 에치-스톱층으로 이용하는 비등방성식각을 실시하여 형성하는 것이 특징인 MOSFET제조방법.
  16. 제1항에 있어서, 상기 (마)단계후 상기 제1 불순물매몰층과 상기 제2불순물매몰층을 870℃의 정도의 온도조건으로 약40분간 열처리하는 단계를 추가하는 것이 특징인 MOSFET제조방법.
  17. 제1항에 있어서, 상기 반도체 기판은 P헝 실리콘 기판을 사용하는 것이 특징인 MOSFET제조방법.
  18. 제1항에 있어서, 상기 제1불순물영역은 BF2나 B이온을 사용하고 5.0*1013ions/㎠의 농도와 40KeV에너지 조건으로 실시하는 것이 특징인 MOSFET제조방법.
  19. 제1항에 있어서, 상기 제2불순물영역은 BF2나 B이온을 사용하고 2.0*1013ions/㎠의 농도와 30KeV에너지 조건으로 실시하는 것이 특징인 MOSFET제조방법.
  20. CMOS 트랜지스터를 제조하는 방법에 있어서, 가), 반도체 기판위에 제1절연막, 도전층 및 보저막을 차례로 형성되는 단계, 상기 보조막을 식각하여 게이트 영역에 상기 보조막 패턴을 형성하는 단계, 상기 보조막 패턴 측면에 임시막 사이드월 스페이서를 형성하는 단계, 나), NMOS영역을 정의하고 , 상기 NMOS영역의 보조막 패턴과 임시막 사이드월 스패이서를 마스크로 하여 도전층을 식각하는 단계, 상기 식각된 도전층을 마스크로 하여 n형 고농도 불순물 영역을 형성하는 단계, 임시막 사이드월 스페이서를 제거하고, 상기 보조막 패턴을 마스크로 하여 상기 도전층을 식각하여 NMOS게이트전극을, 형성하는 공정, 상기 NKOS게이트 전극을 마스크로 하여 n형 저농도 불순물 영역을 형성하는 단계, 다), PMOS영역을 정의하고, 상기 PMOS영역의 보조막 패턴과 임시막 사이드월 스페이서를 마스크로 하여 도전층을 식각하는 단계, 상기 식각된 도전층을 마스크로 하여 P헝 고농도 불순물 영역을 형성하는 단계, 임시막 사이드월 스페이서를 제거하고, 상기 보조막 패턴을 마스크로 하여 상기 도전층을 식각하여 PMOS게이트 전극을 형성하는 단계, 상기 PMOS게이트 전극을 마스크로하여 P형 저농도 불순물 영역을 형성하는 단계를 포함하는 CMOS 트랜지스터의 제조방법.
  21. 제20항에 있어서, 임시막 사이드 월 스페이서는 도전층과 보조막에 대해서 선택식각성이 있는 실리콘 질화막으로 형성하는 것이 특징인 CMOS 트랜지스터의 제조방법.
  22. 제20항에 있어서, 상기 나)단계에서 n형 고농도 불순물영역을 형성한 후 온도 약 900℃, O2개스 분위기하에서 수분 정도 열처리를 실시하는 것이 특징인 CMOS 트랜지스터의 제조방법.
  23. 제20항에 있어서, 상기 가)공정 후 제1산화막을 형성하고, NMOS 공정 진행때는 NMOS영역을 오픈하고, 상기 나)공정 후 제2산화막을 형성하고, PMOS 공정 진행때는 PMOS 영역을 오픈하는 것을 특징으로 하는 것이 특징인 CMOS 트랜지스터치 제조방법.
  24. 제20항에 있어서, 상기 반도체기판을 p-웰과 N-웰이 형성되어 있는 것이 특징인 CMOS 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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