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KR950022098A - 다중가입자 접속시의 전송속도차 보상 회로 - Google Patents

다중가입자 접속시의 전송속도차 보상 회로 Download PDF

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Publication number
KR950022098A
KR950022098A KR1019930028942A KR930028942A KR950022098A KR 950022098 A KR950022098 A KR 950022098A KR 1019930028942 A KR1019930028942 A KR 1019930028942A KR 930028942 A KR930028942 A KR 930028942A KR 950022098 A KR950022098 A KR 950022098A
Authority
KR
South Korea
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dual port
parallel
providing
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Application number
KR1019930028942A
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KR960000130B1 (ko
Inventor
김효중
유강희
Original Assignee
양승택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 재단법인 한국전자통신연구소 filed Critical 양승택
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Communication Control (AREA)

Abstract

본 발명은, 하나의 탄성버퍼를 사용하여 여러 전송채널을 시간대로 달리하여 하나의 전송로를 통하여 전송이 가능하도록 함으로써 경계성을 높이도록 하였을 뿐만 아니라, 병렬로 여러개의 전송로를 통하여 전송하는 것도 가능하도록 한 다중가입자 접속시의 전송속도차 보상회로를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, 직/병렬 변환부(21,25), 듀얼 포트(Dual port)SRAM(22), 병/직렬 변환부(23,26), 2 : 1 멀티플렉서(MUX)(24), 쓰기 어드레스 발생기(27), 읽기 어드레스 발생기(28), 쓰기 콘트롤 로직(29), 읽기 콘트롤 로직(210)을 구비한다.

Description

다중가입자 접속시의 전송속도차 보상 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 전송 속도차 보상회로의 구성도.
제2도는 본 발명에 다른 전체적인 구성도.
제3도는 데이터 전송 형태도.
제4도는 탄성버퍼의 쓰기 타임다이아그램도.
제5도는 탄성버퍼의 읽기 타임다이아그램도.
* 도면의 주요부분에 대한 부호의 설명
21,25 : 직/병렬 변환부 22 : 듀얼 포트(Dual Port)SRAM
23,26 : 병/직렬 변환부 24 : 2 : 1 멀티플랙서(MUC)
27 : 쓰기 어드레스 발생기 28 : 읽기 어드레스 발생기
29 : 쓰기 콘트롤 로직 210 : 읽기 큰트롤 로직

Claims (1)

  1. 직렬로 입력되는 채널(CH) #1 및 채널(CH) #2의 데이터를 병렬 데이터로 바꾸어 전달하는 직/병렬 변환수단(21,25)과, 상기 직/병렬변환수단(21,25)으로부터 데이터 제1입력단(DO,D1,D2)에 입력되는 채널 #1의 신를 저장하며, 제2입력단 (D4,D5,D6)에 입력되는 채널 #2의 신호를 저장하는 듀얼 포트(Dual Port) SRAM (22)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장번지를 제공하는 쓰기 어드레스 발생수단(27)과, 상기쓰기 어드레스 수단(27)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 쓰기 인에이블 신호를 제공하는 쓰기 콘트롤 수단(29)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장된 병렬 데이터를 전달받아 직렬로 변환하여 전달하는 병/직렬변환 수단(23,26)과, 상기 병/직렬 변화수단 (23,26)에서 발생하는 두 채널의 데이터를 시분할다중하여 하나의 직렬신호(QCH)로 바꾸어 출력하는 멀티플렉서(25)와, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스를 제공하는 읽기 어드레스 발생수단(28)과, 상기 읽기 어드레스 발생수단 (28)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스 인에이블 신호를 제공하고, 상기 멀티플렉서(24)에 제어신호를 제공하는 읽기 콘트롤 수단(210)을 구비하는 것을 특징으로 하는 다중가입자 접속시의 전송속도차 보상 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930028942A 1993-12-21 1993-12-21 다중가입자 접속시의 전송속도차 보상 회로 KR960000130B1 (ko)

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KR960000130B1 KR960000130B1 (ko) 1996-01-03

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442427B1 (ko) * 2001-05-03 2004-07-30 엘지전자 주식회사 Ｃｄｍａ 복조기 시스템 및 핑거신호의 처리방법
KR100900958B1 (ko) * 2007-12-14 2009-06-08 한국전자통신연구원 가변 전송속도를 지원하기 위한 채널데이터 다중화 장치 및그 방법

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