[go: up one dir, main page]

KR950013262B1 - Data processing unit - Google Patents

Data processing unit Download PDF

Info

Publication number
KR950013262B1
KR950013262B1 KR1019910014831A KR910014831A KR950013262B1 KR 950013262 B1 KR950013262 B1 KR 950013262B1 KR 1019910014831 A KR1019910014831 A KR 1019910014831A KR 910014831 A KR910014831 A KR 910014831A KR 950013262 B1 KR950013262 B1 KR 950013262B1
Authority
KR
South Korea
Prior art keywords
signal
bus
interface unit
standard interface
data processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910014831A
Other languages
Korean (ko)
Other versions
KR920008603A (en
Inventor
사노 아키라
아구라 노부오
시라이시 유이치
Original Assignee
인터내셔널 비지네스 머신즈 코퍼레이션
하워드 지. 피거로아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코퍼레이션, 하워드 지. 피거로아 filed Critical 인터내셔널 비지네스 머신즈 코퍼레이션
Publication of KR920008603A publication Critical patent/KR920008603A/en
Application granted granted Critical
Publication of KR950013262B1 publication Critical patent/KR950013262B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14Protection against unauthorised use of memory or access to memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)

Abstract

내용 없음.No content.

Description

데이터 처리 장치Data processing unit

제 1 도는 본 발명에 관계되는 데이터 처리 장치의 일 실시예의 구조를 나타낸 블록도.1 is a block diagram showing the structure of an embodiment of a data processing apparatus according to the present invention.

제 2 도는 본 발명의 다른 실시예의 동작을 도시한 플로우챠트.2 is a flowchart showing the operation of another embodiment of the present invention.

제 3 도는 종래의 데이터 처리 장치의 구조를 도시한 블록도.3 is a block diagram showing the structure of a conventional data processing apparatus.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 제 1 퍼스널 컴퓨터 22 : 중앙 처리 장치21: first personal computer 22: central processing unit

23, 26 : 표준 인터페이스 유닛 24 : 버스23, 26: standard interface unit 24: bus

24A : 제어신호선 25 : 내부 기억장치24A: control signal line 25: internal memory device

27 : 전원 공급 장치 28 : 전원 스위치27: power supply 28: power switch

31 : 키 입력 장치 51 : 보호 신호 발생회로31: key input device 51: protection signal generation circuit

52 : 패스워드 메모리 53 : 키 입력 래치52: password memory 53: key input latch

54 : 비교기 55 : 출력선54: comparator 55: output line

본 발명은 데이터 처리 장치(data processing apparatus)에 설치되는 하드 디스크 구동 장치(hard disk drive unit)등의 내부 기억 장치(internal storage device)에 대한 액세스를 제한하는 기술에 관한 것으로, 특히, 외부의 장치가 상기 내부 기억장치용 표준 인터페이스 유닛(standard interface unit)을 통하여 상기 내부 기억장치에 저장된 데이터를 허가없이 액세스하는 것을 보호하기 위한 수단에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for restricting access to an internal storage device such as a hard disk drive unit installed in a data processing apparatus, and more particularly, to an external device. Means for protecting unauthorized access to data stored in said internal storage via said standard interface unit for said internal storage.

앞으로의 확장성(extensibility)을 확보하고, 자원(resource)의 효과적인 활용을 증진시키기 위해 퍼스널 컴퓨터에 표준 인터페이스 유닛이 구비되는 경우가 있다.In order to ensure extensibility in the future and to promote effective utilization of resources, there are cases where a personal computer is equipped with a standard interface unit.

제 3 도에는 내부 기억장치용 표준 인터페이스 유닛을 구비한 종래의 퍼스널 컴퓨터(personal computer)의 예가 도시되어 있다. 도면에서, 제 1 퍼스널 컴퓨터(1)의 중앙 처리 장치(2)에는 표준 인터페이스 유닛(3)이 설치되어 있고, 또 하드 디스크 구동 장치, 광 디스크 등의 내부 기억 장치(4)에도 표준 인터페이스 유닛(5)이 설치되어 있다.3 shows an example of a conventional personal computer having a standard interface unit for internal storage. In the drawing, the central processing unit 2 of the first personal computer 1 is provided with a standard interface unit 3, and the internal interface device 4 such as a hard disk drive device and an optical disk also has a standard interface unit ( 5) is installed.

표준 인터페이스 유닛(3) 및 (5)에는 버스(6)가 접속되고, 이 버스(6)에는 별도의 제 2 퍼스널 컴퓨터(11)가 표준 인터페이스유닛(12)을 경유하여 접속가능하게 되어 있다. 제 1 퍼스널 컴퓨터(1)에는 전원 공급 장치(7)가 설치되어 있으며, 전원 스위치를 온(ON)으로 하면, 이 전원 공급 장치(7)로부터 중앙 처리 장치(2) 및 내부 기억장치(4)에 필요한 전원이 인가된다.A bus 6 is connected to the standard interface units 3 and 5, and a second personal computer 11 is connectable to the bus 6 via the standard interface unit 12. The first personal computer 1 is provided with a power supply unit 7, and when the power switch is turned on, the central processing unit 2 and the internal storage unit 4 are supplied from the power supply unit 7. Power required for is applied.

그런데, 이와 같은 종래의 구조에 있어서는, 중앙 처리 장치(2)에 의한 판독(read) 또는 기입(write) 동작시에 비록 데이터 보호를 위한 몇가지 방지책들이 마련되어 있다 하더라도, 별도의 퍼스널 컴퓨터(11)가 버스(6)를 경유하여 내부 기억장치(4)에 접속되는 경우에는, 이 별도의 퍼스널 컴퓨터(11)는 내부 기억장치(4)에 저장된 데이터를 액세스하거나 내부 기억장치(4)에 데이터를 기입 할 수 있다.By the way, in such a conventional structure, when a read or write operation by the central processing unit 2, although some preventive measures for data protection are provided, a separate personal computer 11 is provided. When connected to the internal storage 4 via the bus 6, this separate personal computer 11 accesses data stored in the internal storage 4 or writes the data into the internal storage 4; can do.

본 발명의 목적은 표준 인터페이스 유닛을 구비한 퍼스널 컴퓨터등의 데이터 처리 장치에 있어서, 내부의 기억장치에 저장된 데이터를 무허가로 액세스(unauthorized access)하는 것으로부터 보호하기 위한 보호수단(protection means)을 제공하는데 있다.An object of the present invention is to provide a protection means for protecting data stored in an internal storage device from unauthorized access in a data processing device such as a personal computer having a standard interface unit. It is.

본 발명에 의하면, 표준 인터페이스 유닛을 경유하여 액세스 가능한 내부 기억장치를 가지는 데이터 처리장치에 있어서, 상기 표준 인터페이스 유닛을 경유하여 상기 내부 기억장치로 액세스하는 것을 금지하기 위한 금지 수단(means for inhibiting)이 제공되므로, 가령 상기 표준 인터페이스 유닛에 별도의 데이터 처리장치를 접속하여도, 상기 금지 수단에 의해, 상기 별도의 데이터 처리 장치가 상기 내부 기억 장치로 액세스하는 것이 금지된다.According to the present invention, there is provided a data processing apparatus having an internal memory accessible via a standard interface unit, wherein means for inhibiting means for prohibiting access to the internal memory via the standard interface unit are provided. Therefore, even if a separate data processing apparatus is connected to the standard interface unit, for example, the separate data processing apparatus is prohibited from accessing the internal storage apparatus by the prohibiting means.

제 1 도에는, 본 발명의 일 실시예가 도시되어 있다. 도면에서, 본 발명에 관계되는 데이터 처리 장치인 제 1 퍼스널 컴퓨터(21)에는 중앙 처리 장치(22)가 설치되어 있고, 이 중앙 처리 장치(22)에는 표준 인터페이스 유닛(23)을 경유하여 버스(24)가 접속되어 있다.1, one embodiment of the present invention is shown. In the figure, a central processing unit 22 is provided in a first personal computer 21, which is a data processing apparatus according to the present invention, and the central processing unit 22 is connected to a bus (via a standard interface unit 23). 24) is connected.

또, 제 1 퍼스널 컴퓨터(21)에는 내부 기억장치(25)가 설치되어 있고, 이 내부 기억장치(25)에는 표준 인터페이스 유닛(26)을 경유하여 버스(24)가 접속되어 있다. 중앙 처리 장치(22) 및 내부 기억 장치(25)에는 전원 스위치(28)의 조작에 의해 전원 공급 장치(27)로부터 필요한 전원이 인가된다. 또한, 제 1 퍼스널 컴퓨터(21)에는, 뒤에 설명할 보호 신호 발생회로(51)의 키 입력 래치(key input latch)(53)를 통해 키 입력장치 (key input device)(31)가 접속된다.In addition, an internal storage device 25 is provided in the first personal computer 21, and a bus 24 is connected to the internal storage device 25 via the standard interface unit 26. Necessary power is supplied from the power supply device 27 to the central processing unit 22 and the internal storage device 25 by the operation of the power switch 28. Further, a key input device 31 is connected to the first personal computer 21 through a key input latch 53 of the protection signal generation circuit 51 to be described later.

표준 인터페이스 유닛(23) 및 (26)과 버스(24)는 예를 들면, SCSI(Small Computer System Interace)등의 표준규격에 따르는 구조를 가지고 있다. 버스(24)는 제어 신호선(24A)을 포함하는 복수개의 신호선(multiple signal lines)과 그외의 다른 신호선(24B)에 포함되는 복개의 데이터 신호선(multiple date signal lines)을 가지고 있다.The standard interface units 23 and 26 and the bus 24 have a structure conforming to standard standards such as Small Computer System Interface (SCSI). The bus 24 has multiple signal lines including the control signal line 24A and multiple data signal lines included in the other signal lines 24B.

제어 신호선(24A)을 통해 리세트 신호(reset signal)가 송신된다. 임의의 표준 인터페이스 유닛이 리세트 신호를 수신하는 경우에는 , 그 표준 인터페이스 유닛이 설치되어 있는 장치가, 해당 표준 인터페이스 유닛에 의해 리세트 상태로 된다. 따라서, 표준 인터페이스 유닛(26)이 리세트 신호를 수신하고 있는 동안, 내부 기억장치(25)는 리세트 상태로 되어 있어 다른 장치들에 의한 액세스가 불가능하게 된다.A reset signal is transmitted via the control signal line 24A. When any standard interface unit receives the reset signal, the device in which the standard interface unit is installed is reset by the standard interface unit. Therefore, while the standard interface unit 26 is receiving the reset signal, the internal storage device 25 is in the reset state, making access by other devices impossible.

표준 인터페이스 유닛(23) 및 (26)과 버스(24)가 SCSI의 표준 규격에 따른 구조를 가지고 있는 경우, 버스(24)는 9개의 제어 신호선과 9개의 데이터 신호선(1개의 데이터용 패리티(parity) 신호선을 포함함)의 합계 18개의 신호선으로 이루어지고, 제어 신호선(24A)은 상기 9개의 제어 신호선중 1개이다. SCSI의 표준 규칙(standard rule)에 의하면, 리세트 신호를 검출한 장치는 버스 사용을 멈추고 초기화 상태(initialize state), 즉 리세트 상태로 되어 액세스가 불가능하게 된다. 중앙 처리 장치(22)가 내부 기억장치(25)로 액세스하고자 하는 경우는, 표준 인터페이스 유닛(23)과 표준 인터페이스 유닛(26)과의 사이에서 데이터 요구(data request : REQ)신호와 응답(acknowledge : ACK) 신호가 교시됨과 동시에, 리세트 신호가 버스(24)에 접속된 다른 장치들의 표준 인터페이스 유닛에 전달된다. 다른 장치들의 일예가 제 1 도에 도시된 제 2 퍼스널 컴퓨터(11)의 표준 인터페이스 유닛(12)이며, 이 유닛(12)은 표준 인터페이스 유닛(23)으로부터 리세트 신호를 수신한다.When the standard interface units 23 and 26 and the bus 24 have a structure conforming to the SCSI standard, the bus 24 has nine control signal lines and nine data signal lines (parity for one data). 18 signal lines in total), and the control signal line 24A is one of the nine control signal lines. According to the SCSI standard rules, a device that detects a reset signal stops using the bus and becomes in an initialized state, that is, a reset state, and becomes inaccessible. When the central processing unit 22 wants to access the internal storage device 25, a data request (REQ) signal and an acknowledgment between the standard interface unit 23 and the standard interface unit 26. At the same time as the ACK) signal is taught, the reset signal is transmitted to the standard interface unit of other devices connected to the bus 24. One example of other devices is the standard interface unit 12 of the second personal computer 11 shown in FIG. 1, which receives the reset signal from the standard interface unit 23. As shown in FIG.

제 1 퍼스널 컴퓨터(21)에는, 내부 기억장치(25)에 저장된 데이터에 대해 무허가로 액세스하는 것을 금지하는 수단으로서 보호 신호 발생회로(protect signal generator)(51)가 설치되어 있다. 보호 신호 발생회로(51)는 패스워드 메모리(password memory)(52), 키 입력 래치(key input latch)(53) 및 비교기(54)로 구성된다. 키 입력 장치(31)로부터 키입력(keyed in)된 패스워드는 키 입력 래치(53)에 유지되어, 비교기(54)에서 패스워드 메모리(52)에 기억되어 있는 소정의 패스워드와 비교된다. 키 입력 래치 (53)의 내용과 패스워드 메모리(52)의 기억내용이 일치하지 않을 때는, 비교기(54)가 그의 출력선(55)상에 보호 신호를 발생한다.The first personal computer 21 is provided with a protect signal generator 51 as a means for prohibiting unauthorized access to data stored in the internal storage device 25. The protection signal generation circuit 51 is composed of a password memory 52, a key input latch 53, and a comparator 54. The password keyed in from the key input device 31 is held in the key input latch 53 and compared with a predetermined password stored in the password memory 52 in the comparator 54. When the contents of the key input latch 53 and the contents of the password memory 52 do not match, the comparator 54 generates a protection signal on the output line 55 thereof.

표준 인터페이스 유닛(26)에 리세트 신호를 공급하는 제어 신호선(24A)은 OR 회로(56)에 접속되어 있다. OR 회로(56)의 2개의 입력중 하나는 제어 신호선(24A)으로부터의 입력이고, 다른 하나는 비교기(54)의 출력선(55)으로부터의 입력이다. 또 OR 회로 (56)의 출력선은 표준 인터페이스 유닛(26)에 접속되어 있다. 보호신호와 리세트 신호는 회로내에서 서로 구별되지 않는다. 따라서, 패스워드의 불일치에 의해 보호신호가 비교기(54)로부터 발생하고 있는 동안은 표준 인터페이스 유닛(26)에 리세트 신호가 공급되고 있는지 여부에 관계없이, 표준 인터페이스 유닛(26)은 리세트 신호를 수신할 것이므로, 내부 기억장치(25)는 액세스될 수 없게 된다.The control signal line 24A for supplying the reset signal to the standard interface unit 26 is connected to the OR circuit 56. One of the two inputs of the OR circuit 56 is an input from the control signal line 24A, and the other is an input from the output line 55 of the comparator 54. The output line of the OR circuit 56 is connected to the standard interface unit 26. The protection signal and the reset signal are not distinguished from each other in the circuit. Therefore, while the protection signal is generated from the comparator 54 due to the mismatch of the password, the standard interface unit 26 receives the reset signal regardless of whether or not the reset signal is supplied to the standard interface unit 26. Since it will receive, the internal storage 25 will not be accessible.

상기와 같은 바람직한 실시예에 따르면, 전원 스위치(28)를 조작하는 것에 의해 내부 기억장치(25)에 전원이 인가되는 기계적 구성이 존재하여도, 올바른 패스워드가 키 입력되지 않는 한, 제 2 퍼스널컴퓨터(11)로부터 내부 기억장치(25)를 액세스하는 것은 불가능하다.According to the preferred embodiment as described above, even if there is a mechanical configuration in which power is applied to the internal storage device 25 by operating the power switch 28, the second personal computer is not provided unless the correct password is keyed. It is impossible to access the internal storage device 25 from (11).

또, 보호 신호를 발생시키는 것은 단지 내부 기억장치(25)가 액세스되지 않도록 보호하는 것이며, 버스(24)에 접속되는 다른 장치에 대한 영향은 없다는 것을 알 수 있을 것이다.It will also be appreciated that generating a protection signal merely protects the internal storage device 25 from being accessed and has no effect on other devices connected to the bus 24.

또한, 상기 실시예에서는 패스워드가 비교기(54)라는 하드웨어(hardw are)에 의해 검사(test) 되었지만, 중앙 처리 장치(22)에서 실행되는 소프트웨어 프로그램(software program)에 의해 패스워드의 검사를 실행할 수도 있다는 것을 알 수 있을 것이다.Further, in the above embodiment, although the password has been tested by a hardware called comparator 54, the password can be checked by a software program executed in the central processing unit 22. You can see that.

제 2 도에는 중앙 처리 장치(22)의 프로그램에 의해, 키입력된 패스워드와 저장된 소정의 패스워드의 검사를 실행하는 실시예의 플로우챠트가 도시되어 있다. 이 실시예에서도, 올바른 패스워드가 입력되지 않으면, OR 회로(56)에 보호 신호가 공급된다. 또, 본 실시예에서 사용되는 패스워드는 파워 온(power-on)패스워드라는 것을 알 수 있을 것이다. 여기서, 파워 온 패스워드라는 것은 전원 순차 개폐 장치(power sequence)를 가동시킨 후에 요구되는 패스워드로서, 올바른 패스워드가 입력되지 않는다면, 이후의 키 입력이 유효하지 않게 되는 방식으로 하여 제 1 퍼스널 컴퓨터(21)에 의한 무허가 사용으로부터 내부 기억장치(25)를 보호하기 위해 사용된다. 상기 실시예에 따르면, 파워 온 패스워드는 내부 기억장치(25)가 외부의 장치로부터 액세스되는 것을 보호하기 위한 패스워드로서도 사용되는 장점을 가지고 있다.FIG. 2 shows a flowchart of an embodiment in which the program of the central processing unit 22 executes the inspection of the keyed-in password and the stored predetermined password. Also in this embodiment, if the correct password is not input, the protection signal is supplied to the OR circuit 56. In addition, it will be appreciated that the password used in this embodiment is a power-on password. Here, the power-on password is a password required after the power sequence is activated. If the correct password is not input, the first personal computer 21 is operated in such a manner that the subsequent key input becomes invalid. It is used to protect the internal storage device 25 from unauthorized use. According to this embodiment, the power on password has the advantage of being used as a password for protecting the internal storage device 25 from being accessed from an external device.

또, 패스워드의 검사 결과에 따라 리세트 신호를 발생시키는 경우에 한정하지 않고, 기계적인 잠금수단(mechanical locking means)에 의해 리세트 신호가 발생될 수 있다는 것도 알 수 있을 것이다. 또, 내장 되는 기억장치는 복수개이어도 무방하다.In addition, it will be appreciated that the reset signal can be generated by mechanical locking means, without being limited to the case where the reset signal is generated according to the password check result. There may be a plurality of built-in memory devices.

또, 리세트 신호에 의해 액세스가 금지되거나 또는 금지되지 않더라도, 액세스를 금지하거나 허가하기 위해 리세트 신호 이외의 제어신호를 표준 인터페이스 유닛(26)에 인가 또는 인가하지 않음으로써, 표준 인터페이스 유닛(26)을 경유한 액세스가 금지될 수 있다는 것도 알 수 있을 것이다. 예를 들면, ACK 신호를 수신하지 않고는, 데이터 신호를 전송할 수 없는 경우에는, ACK 신호를 표준 인터페이스 유닛(26)이 수신하는 것을 방지함으로써 액세스를 금지할 수도 있다.In addition, even if access is prohibited or not prohibited by the reset signal, the control unit other than the reset signal is applied or not applied to the standard interface unit 26 in order to prohibit or permit access. It will also be appreciated that access via) may be prohibited. For example, when the data signal cannot be transmitted without receiving the ACK signal, access may be prohibited by preventing the standard interface unit 26 from receiving the ACK signal.

또한, 본 발명이 적용되는 것은, 표준 인터페이스 유닛이 SCSI인 경우에 한정되지 않고, 다른 표준 인터페이스이어도 무방하다는 것도 알 수 있을 것이다.Further, it will be appreciated that the present invention is not limited to the case where the standard interface unit is SCSI, but may be another standard interface.

따라서, 본 발명에 따르면, 표준 인터페이스 유닛을 구비한 퍼스널 컴퓨터등의 데이터 처리 장치에 있어서, 내부의 기억장치에 저장된 데이터를 무허가로 액세스하는 것으로부터 보호하기 위한 액세스 보호수단을 부가할 수 있다.Therefore, according to the present invention, in a data processing apparatus such as a personal computer having a standard interface unit, access protection means for protecting data stored in an internal storage device from unauthorized access can be added.

Claims (5)

중앙 처리 수단(central processing means)과 2개의 이상의 입출력 장치(I/O devices)를 구비하고, 상기 중앙 처리 수단과 I/O 장치가 각각 표준 인터페이스 유닛(standard interface units)을 경유하여 버스(a bus)와 통신되는 데이터 처리 장치에 있어서, 상기 버스는, 상기 표준 인터페이스 유닛을 경유하여 상기 I/O 장치에 액세스하는 것을 금지하는 제 1 신호를 구비하고, 상기 중앙 처리 수단은 제 2 신호를 발생하기 위해 신호 발생 수단(signal generating means)을 구비하며, 상기 I/O 장치 중 1개의 인터페이스 유닛은 상기 버스의 제 1 신호와 상기 제 2 신호를 논리적으로 더한 (logically added)제 1 신호를 수신하는 데이터 처리 장치.A central processing means and two or more input / output devices (I / O devices), each of which is a bus via standard interface units; And the bus has a first signal prohibiting access to the I / O device via the standard interface unit, and wherein the central processing means is adapted to generate a second signal. A signal generating means, wherein one interface unit of the I / O device receives data receiving a first signal logically added to the first signal and the second signal of the bus. Processing unit. 제 1 항에 있어서, 상기 I/O 장치중 1개는 기억장치(a storage device )인 데이터 처리장치.The data processing apparatus of claim 1, wherein one of the I / O devices is a storage device. 제 1 항 또는 제 2 항에 있어서, 키 입력 수단(a key input means)을 더 포함하며, 상기 신호 발생수단은, 상기 키 입력 수단을 경유하여 입력된 패스워드(password)가 소정의 기억된 패스워드와 일치하는가의 여부에 따라서 상기 제 2 신호의 상태를 변경시키는 데이터 처리 장치.3. The apparatus according to claim 1 or 2, further comprising a key input means, wherein the signal generating means includes a password stored in the predetermined password and a password inputted via the key input means. And a data processing device for changing the state of the second signal in accordance with whether or not there is a match. 제 1 항 또는 제 2 항에 있어서, 상기 인터페이스 유닛가 버스는 SCSI 표준 규격 (standard)에 따르고 (conforming), 상기 제 1 신호는 상기 버스를 리세트시키는(resetting down) 리세트 신호(reset signal)인 데이터 처리 장치.3. The method according to claim 1 or 2, wherein the interface unit is a bus conforming to the SCSI standard and the first signal is a reset signal that resets the bus. Data processing unit. 제 3 항에 있어서, 상기 인터페이스 유닛과 버스는 SCSI 표준 규격에 따르고, 상기 제 1 신호는 상기 버스를 리세트시키는 리세트 신호인 데이터 처리 장치.4. The data processing apparatus of claim 3, wherein the interface unit and the bus comply with a SCSI standard, and the first signal is a reset signal for resetting the bus.
KR1019910014831A 1990-10-12 1991-08-27 Data processing unit Expired - Fee Related KR950013262B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-272507 1990-10-12
JP2272507A JPH04148257A (en) 1990-10-12 1990-10-12 Information processor

Publications (2)

Publication Number Publication Date
KR920008603A KR920008603A (en) 1992-05-28
KR950013262B1 true KR950013262B1 (en) 1995-10-26

Family

ID=17514867

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910014831A Expired - Fee Related KR950013262B1 (en) 1990-10-12 1991-08-27 Data processing unit

Country Status (2)

Country Link
JP (1) JPH04148257A (en)
KR (1) KR950013262B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6370546B1 (en) * 1996-04-08 2002-04-09 Sony Corporation First information processing device directly accessing, updating second information process device and vice versa via transmission bus management authority

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63292231A (en) * 1987-05-26 1988-11-29 Canon Inc Computer system
JPH02148152A (en) * 1988-11-29 1990-06-07 Mitsubishi Electric Corp Microcomputer

Also Published As

Publication number Publication date
JPH04148257A (en) 1992-05-21
KR920008603A (en) 1992-05-28

Similar Documents

Publication Publication Date Title
US6986006B2 (en) Page granular curtained memory via mapping control
US7725663B2 (en) Memory protection system and method
KR940003325B1 (en) Inverter and method of virtual input / output command
KR101122517B1 (en) Autonomous memory checker for runtime security assurance and method therefore
JPS6046744B2 (en) Computer operating system security devices
CA2008619A1 (en) Power-on password functions for computer system
JPS59130000A (en) Method of protecting virtual memory device
CN112818327A (en) TrustZone-based user-level code and data security credibility protection method and device
US10846421B2 (en) Method for protecting unauthorized data access from a memory
CN111191214B (en) Embedded processor and data protection method
US20240160580A1 (en) Virtual extension to global address space and system security
CN101303716B (en) Embedded System Restoration Method Based on Trusted Platform Module
CN116795577A (en) System-level DMA security mechanism method, system chip, electronic device and medium
CN110276214B (en) Dual-core trusted SOC architecture and method based on slave access protection
US7555627B2 (en) Input-output control apparatus, input-output control method, process control apparatus and process control method
TW202324158A (en) Error management in system on a chip with securely partitioned memory space
KR950013262B1 (en) Data processing unit
EP4390708A1 (en) Selective memory duplication control
JPS6074059A (en) Storage device access control method
US20240370592A1 (en) Integrated-Circuit Memory Dump using Hardware Security Mechanism
JP4114004B2 (en) Semiconductor integrated circuit
JPS63250753A (en) Memory access check method
JPH08129508A (en) Computer system and its shared memory control method
CN119622766A (en) Method and apparatus for secure forensics in confidential computing architecture
KR950003384Y1 (en) Software protector

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 19981027

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 19981027

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000