KR950011061B1 - A i/o data control circuit for shared memory - Google Patents
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Abstract
Description
제 1 도는 본 발명의 개략적인 블록다이어그램.1 is a schematic block diagram of the present invention.
제 2 도는 본 발명 공유메모리제어부의 상세회로구성도.2 is a detailed circuit diagram of the shared memory controller of the present invention.
제 3 도는 본 발명 공유메모리제어부의 동작타이밍챠트.3 is an operation timing chart of the shared memory controller of the present invention.
제 4 도는 본 발명 공유메모리제어부에 포함된 상태레지스터의 동작 차이밍챠트.4 is an operation difference chart of a state register included in the shared memory controller of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 퍼스널컴퓨터 2 : 공유메모리제어부1: Personal Computer 2: Shared Memory Control Unit
3 : 공유메모리페이지 4 : 외부제어장치3: Shared memory page 4: External control device
5 : 디코더 6 : 싱글래치(Single Input Latch)5: Decoder 6: Single Input Latch
7 : 멀티래치(Multj Input Latch) 8 : 버퍼7: Multilatch (Multj Input Latch) 8: Buffer
9 : 버퍼 10 : 상태레지스터(Status Register)9: Buffer 10: Status Register
11 : 원-숏(One-Shot)발생기 12 : 데이타분류부11: One-Shot Generator 12: Data Classification
13 : 인터럽트 발생부13: interrupt generator
본 발명은 일반적으로 널리 사용되고 있는 IBM 퍼스널컴퓨터(PC)를 특정한 목적의 제어장치와 결합하여 사용하고자 할때, 상호간의 동작과는 독립적으로 처리결과 데이타를 공유할 수 있으며, 특히 퍼스널컴퓨터가 지정가능한 입출력 메모리영역(최대 128Kbyte)을 하나의 페이지 단위로 설정하여 여러개의 페이지를 공유메모리로 이용할 수 있는 메모리공유를 위한 입출력데이터 제어회로에 관한 것이다.According to the present invention, when using a widely used IBM personal computer (PC) in combination with a control device for a specific purpose, the processing result data can be shared independently of each other's operations, and in particular, a personal computer can be designated. The present invention relates to an input / output data control circuit for memory sharing in which an input / output memory area (up to 128 Kbytes) is set in units of one page to use multiple pages as a shared memory.
일반적으로 PC와 외부제어장치간의 메모리공유방식은 PC 내부의 하드디스크나 혹은 램디스크를 사용하여 데이타를 공유하는데, 하드디스크에 데이타를 파일단위로 저장하는 방식은 메모리 용량은 충분하지만 데이타 입출력 속도가 느린 단점을 가지며, 램 디스크를 이용하는 방식도 속도가 그다지 빠르지 않을 뿐 더러, 메모리 용량도 부족한 단점이 있다.In general, the memory sharing method between the PC and the external control device uses a hard disk or a ram disk inside the PC to share data. The data storage method on a hard disk has a sufficient memory capacity but a high data input / output speed. It has a slow disadvantage, and the method using the RAM disk is not only very fast, but also has a disadvantage of insufficient memory capacity.
또한 상기 2가지의 방식에서는 PC와 외부제어장치간의 메모리 입출력이 상호 독립적이 아니므로 대기시간이 발생되며 이는 각각의 처리속도에도 영향을 미치게 된다.In addition, in the above two methods, since the memory input and output between the PC and the external control device are not independent of each other, a waiting time is generated, which also affects each processing speed.
본 발명은상기와 같은 기존의 메모리 공유 시스템에서 발생되는 데이터 처리속도 저하 및 메모리용량 부족 현상을 해결할 수 있는 메모리 공유를 위한 입출력데이터 제어회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an input / output data control circuit for memory sharing that can solve the data processing speed degradation and memory capacity shortage occurring in the conventional memory sharing system.
이하 첨부한 도면에 기초하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제 1 도는 본 발명에 따른 메모리공유회로의 개념을 설명하기 위한 블록다이어그램으로써, 이는 퍼스널컴퓨터(1)와 외부제어장치(4) 사이에 복수의 공유메모리페이지(3)가 마련되고, 이들 공유메모리페이지(3)는 공유메모리제어부(2)에 의해 그 입출력데이터가 제어되게 구성하고 있다.1 is a block diagram for explaining the concept of a memory sharing circuit according to the present invention, in which a plurality of shared memory pages 3 are provided between a personal computer 1 and an external control device 4, and these shared memories are provided. The page 3 is configured such that the input / output data is controlled by the shared memory controller 2.
따라서, 퍼스널컴퓨터(1)나 외부제어장치(4)에서 원하는 공유메모리페이지(3)에 데이타를 읽고(Read), 쓰기(Write) 위해 공유메모리제어회로(2)내의 상태레지스터의 내용을 읽은후 현재 사용되지 않고 있는 공유메모리페이지(3)에 데이타를 입력시키거나 이미 채워진 공유메모리페이지의 내용을 읽게된다. 이때 퍼스널컴퓨터(1)와 외부제어장치(4)의 공유메모리 지정을 위한 메모리영역(Memory Map)은 상호 독립적이며, 퍼스널컴퓨터(1)의 지정 가능한 입출력 메모리영역을 기준으로 결정된다.Therefore, after reading the contents of the state register in the shared memory control circuit 2 in order to read and write data to the desired shared memory page 3 from the personal computer 1 or the external control device 4. Data is entered into the shared memory page (3) which is not currently being used, or the contents of the shared memory page which are already filled are read. At this time, the memory area (Memory Map) for designating the shared memory of the personal computer 1 and the external control device 4 is independent of each other, and is determined based on the input / output memory area that can be designated by the personal computer 1.
제 2 도는 본 발명 공유메모리제어부(2)의 상세회로구성도로써, 디코더(5)의 입출력 단자(A, B, C)에는 퍼스널컴퓨터(1)의 입출력어드레스(PA0, PA1, PA2)가 제공되게 구성하고, 인에이블단자(G)에는 퍼스널컴퓨터(1)의 디코더 인에이블신호(PE*)가 제공되게 구성한다.2 is a detailed circuit diagram of the shared memory controller 2 of the present invention, wherein the input / output addresses PA0, PA1, and PA2 of the personal computer 1 are provided at the input / output terminals A, B, and C of the decoder 5; The decoder enable signal PE * of the personal computer 1 is provided to the enable terminal G. As shown in FIG.
상기 디코더(5)의 출력단자(Y1)에서 출력되는 퍼스널컴퓨터의 공유메모리페이지 선택인에이블신호(PSE*)와 메모리 쓰기신호(PIOW*)는 오어게이트(14)에서 오어링되어 싱글래치(6)의 프리셋단자(PR)와 멀티래치(7)의 클럭단자(CLK)로 제공되게 구성한다.The shared memory page select enable signal PSE * and the memory write signal PIOW * of the personal computer output from the output terminal Y 1 of the decoder 5 are ored at the or gate 14 to provide a single latch ( It is configured to be provided to the preset terminal PR of 6) and the clock terminal CLK of the multi-latch 7.
퍼스널컴퓨터(1)의 메모리읽기와 쓰기신호(PMEMR*, PMEMW*)는 앤드게이트(15)로 앤드링되어 상기 싱글래치(6)의 클리어단자(CLR)로 제공되게 구성하고, 또한 상기 앤드게이트(15)의 출력과 싱글래치(6)의 출력단자의 출력은 랜드게이트(16)를 거처 상기 멀티래치(7)의 클리어단자(CLR)로 제공되게 구성한다.The memory read and write signals PMEMR * and PMEMW * of the personal computer 1 are configured to be supplied to the AND gate 15 to be provided to the clear terminal CLR of the single latch 6, and the AND gate. Output of (15) and output terminal of single latch (6) The output of is configured to be provided to the clear terminal CLR of the multi-latch 7 via the land gate 16.
상기 멀티래치(7)의 입력단자(D1-D4)에는 퍼스널컴퓨터(1)의 입출력데이터(PD0-PD4)가 제공되게 구성하고 그의 출력단자(Q1-Q4)의 출력은 인버터(26-30)를 거쳐 공유메모리페이지(3)에 퍼스널컴퓨터의 공유메모리페이지 인에이블신호(P1*-P5*)로 제공되게 구성한다.The input terminals D 1 -D 4 of the multi-latch 7 are configured to be provided with input / output data PD 0 -PD 4 of the personal computer 1, and the outputs of the output terminals Q 1- Q 4 are connected to an inverter ( 26-30), the shared memory page 3 is provided as a shared memory page enable signal (P1 * -P5 *) of the personal computer.
또한 상기 공유메모리페이지(3)에는 외부제어장치(4)의 인에이블신호(C1*-C5*)가 제공되게 구성한다.The shared memory page 3 is also configured to provide enable signals C1 * -C5 * of the external control device 4.
한편, 외부제어장치(4)의 레지스터 인에이블 신호(CRE*)는 인버터(20)를 거쳐서 인버팅 된후, 디코더(5)의 출력단자(Y7)의 퍼스널컴퓨터 레지스터 인에이블신호(PRE*)와는 오어게이트(19)로 오어링 되어 버퍼(8)의 인에이블단자(G)로 제공되고 또한 퍼스널컴퓨터의 디코더 인에이블신호(PE*)와는 인터럽트 발생부(13)의 오어게이트(17)로 오어링되게 구성한다.On the other hand, the register enable signal CRE * of the external control device 4 is inverted via the inverter 20 and then the personal computer register enable signal PRE * of the output terminal Y 7 of the decoder 5. Is provided to the or gate 19 and provided to the enable terminal G of the buffer 8, and the decoder enable signal PE * of the personal computer is connected to the or gate 17 of the interrupt generator 13; Configure to ore.
외부제어장치(4)는 입출력 읽기 및 쓰기신호(CIOR*, CIOW*)는 데이터 분류부(12)는 앤드게이트(21)를 거쳐 상기 외부기억장치의 레지스터 인에이블신호(CRE*)와 오어게이트(22)에서 오어링된 후 버퍼(9)의 인에이블단자(G)로 제공되게 구성한다.The external control device 4 receives input / output read and write signals CIOR * and CIOW *, and the data classification unit 12 passes through an AND gate 21 to register enable signal CRE * and an orgate of the external storage device. It is configured to be provided to the enable terminal G of the buffer 9 after being ordered at 22.
상기 오어게이트(22)의 출력은 상기 인터럽트 발생부(13)의 오어게이트(17)의 출력과 함께 노어게이트(18)를 거쳐 인터럽트신호(INT)로 출력되게 구성한다.The output of the or gate 22 is configured to be output as an interrupt signal INT through the nor gate 18 together with the output of the or gate 17 of the interrupt generator 13.
또한 상기 버퍼(8,9)의 입력단자(DIR)에는 각각 퍼스널컴퓨터 및 외부제어장치의 입출력 읽기신호(PIOR*, CIOR*)가 제공되게 구성하고 상기 버퍼(8, 9)의 각 데이터 입력단자(A1-A5)에는 퍼스널컴퓨터 및 외부제어 장치의 입출력데이터(PD0-PD4, CD0-CD4)가 제공되게 구성하고, 상기 버퍼(8, 9)의 각 데이터 입출력단자(B1-B5)의 출력은 상태레지스터(10)의 데이터입출력단자(A/QA-D/QD)로 제공되게 구성한다.In addition, the input terminals DIR of the buffers 8 and 9 are configured to be provided with input / output read signals PIOR * and CIOR * of a personal computer and an external control device, respectively, and the respective data input terminals of the buffers 8 and 9 are provided. Input and output data (PD0-PD4, CD0-CD4) of the personal computer and the external control device are provided in (A 1- A 5 ), and each of the data input / output terminals B1-B5 of the buffers 8, 9 is provided. The output is configured to be provided to the data input / output terminals A / QA-D / QD of the state register 10.
한편 디코더(5)의 출력단자(Y7)의 퍼스널컴퓨터 레지스터 인에이블신호(PRE*)와 입출력쓰기신호(PIOW*)는 오어게이트(23)를 거쳐 외부제어장치의 입출력쓰기신호(CIOW*)와 낸드게이트(24)에서 낸드링된 후 원숏발생기(11)로 제공되게 구성하고 상기 앤드게이트(24)의 출력은 인버터(25)를 더거쳐 상태레지스터(10)의 단자(S1)로 제공되게 구성한다. 상기 원숏발생기(1)의 출력단자(0)의 출력은 상기 상태레지스터(10)의 클럭단자(CLK)로 제공되게 구성한다.On the other hand, the personal computer register enable signal PRE * and the input / output write signal PIOW * of the output terminal Y 7 of the decoder 5 pass through the gate 23 and the input / output write signal CIOW * of the external control device. And NAND gate 24 to be provided to the one-shot generator 11, and the output of the AND gate 24 passes through the inverter 25 to be provided to the terminal S1 of the state register 10. Configure. The output of the output terminal 0 of the one-shot generator 1 is configured to be provided to the clock terminal CLK of the state register 10.
이와같이 구성되는 본 발명의 동작과정을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.
제 2 도에는 도시한 제어회로에서 공유메모리페이지(3)는 5개일때를 기준으로 하고 있으나 실제로는 최대 65, 536개까지 가능하다. 제 3 도와 제 4 도의 타이밍챠트를 참고로할대 먼저, 외부제어장치(4)에서 처리된 데이타를 공유메모리페이지(3)에 쓰기전에 상태레지스터(10)의 내용을 읽기위해 레지스터 인에이블신호(CRE*)와 입출력읽기 신호(CIOR*)를 출력하여 버퍼(9)를 통해 래치모드인 상태레지스터(10)의 내용을 읽는다. 상태 레지스터(10)의 내용에 따라 비어있는 공유메모리페이지(3)에 데이타를 쓰기위해 해당 페이지 인에이블신(C1*-C5*)를 출력하고 데이타를 해당페이지에 쓰고, 완료후 레지스터 인에이블신호(CRE*)와 입출력쓰기신호(CIOW*)를 출력하여 버퍼(9)의 원-숏발생기(11)을 통해 저장모드인 상태레지스터(10)에 채원진 공유메모리페이지(3)에 관한 정보를 쓴다.In FIG. 2, in the control circuit shown in FIG. 2, the number of shared memory pages 3 is based on five. Referring to the timing charts of FIGS. 3 and 4, first, a register enable signal (1) is used to read the contents of the state register 10 before the data processed by the external controller 4 is written to the shared memory page 3. CRE *) and an input / output read signal CIOR * are output to read the contents of the state register 10 in the latch mode through the buffer 9. Outputs the page enable signal (C1 * -C5 *) to write data to the empty shared memory page (3) according to the contents of the status register (10), writes the data to the page, and registers the enable signal after completion. (CRE *) and the I / O write signal (CIOW *) are outputted to the state register 10 in the storage mode through the one-shot generator 11 of the buffer 9 so as to provide information about the shared memory page 3 filled in. Write
한편, 퍼스널컴퓨터(1)에서는 디코더 인에이블신호(PE*)를 출력시켜 디코더(5)를 동작시키고 제 5 도의 진리표에 따라 디코더(5)가 레지스터 인에이블신호(PRE*)를 출력하여 버퍼(8)를 통해 상태레지스터(10)의 내용을 읽는다. 상태지스터(10)의 내용으로부터 채워져 있는 공유메모리페이지(3)를 파악하여 디코더(5)에서 공유메모리페이지 선택 인에이블신호(PSE*)를 출력한다. 이 신호는 입출력쓰기신호(PIOW*)와 결합(OR)되어 싱글래치(6)의 프리셋(PR)입력과 멀티래치(7)의 크럭(CLK)입력단에 각각 입력되어 메모리읽기신호(PMEMR*)가 시작되기전에 멀티래치(7)를 통해 해당 공유메모리페이지(3)를 인에이블(P1*-P5*)시키고 있다가 메모리 읽기신호(PMEMR*)가 끝나는 시점에 싱글래치(6) 출력과 결합(NAND)되어 멀티래치(7)를 클리어(CLEAR)시켜 공유메모리페이지(3) 설정을 초기화한다.On the other hand, the personal computer 1 outputs the decoder enable signal PE * to operate the decoder 5, and the decoder 5 outputs the register enable signal PRE * according to the truth table of FIG. 8) read the contents of the state register (10). The shared memory page 3 filled in from the contents of the status jitter 10 is grasped, and the decoder 5 outputs the shared memory page select enable signal PSE *. This signal is combined (OR) with the input / output write signal (PIOW *) and input to the preset (PR) input of the single latch 6 and the clock (CLK) input terminal of the multi-latch 7, respectively, to read the memory read signal (PMEMR *). The shared memory page (3) is enabled (P1 * -P5 *) through the multi-latch (7) before it starts, and then combined with the output of the single latch (6) at the end of the memory read signal (PMEMR *). (NAND) to clear the multi-latch (7) to initialize the shared memory page (3) settings.
퍼스널컴퓨터(1)에서 공유메모리페이지(3)의 내용을 모두 읽었으므로 디코더(5)에서 레지스터 인에이블신호(PRE*)를 출력시킨 후 원-숏발생기(11)을 통해 상태레지스터(10)에 공유메모리페이지(0)의 상태를 입력시킨다.Since the contents of the shared memory page 3 are all read by the personal computer 1, the decoder 5 outputs the register enable signal PRE *, and then through the one-shot generator 11 to the state register 10. Enter the state of the shared memory page (0).
또한 퍼스널컴퓨터(1)와 외부제어장치(4)간의 공유메모리페이지(3) 및 상태레지스터(10) 입출력은 독립적으로 수행되므로 데이타 분류부(12)에서 상태 정보가 상태 레지스터(10)에 입출력되는 것을 차단하여 상호간에 충돌(Conflict)이 발생되지 않도록 한다. 또한 인터럽트 발생회로(13)에 의하여 인터럽트신호(INT)가 발생되어 이전의 동작을 재수행하도록 하되, 여기서는 동작 우선순위를 외부제어장치(4)에 두고 퍼스널컴퓨터(1)에서 인터럽트(Interrput)를 수행하도록 한다.In addition, since the input / output of the shared memory page 3 and the state register 10 between the personal computer 1 and the external control device 4 are performed independently, the state information is inputted to the state register 10 by the data classification unit 12. To prevent conflicts between them. In addition, an interrupt signal INT is generated by the interrupt generating circuit 13 so that the previous operation can be performed again. In this case, the priority of the operation is set in the external control device 4, and the personal computer 1 interrupts the interrupt. Do it.
이상에서 설명한 바와같은 본 발명은 PC와 외부제어장치간에 상호독립적으로 공유메모리를 입출력할 수 있으며, 입출력속도는 PC 및 외부제어회로의 내부메모리 입출력 시간의 2배 정도(1단어당 수백 나노초) 걸리므로 기존의 하드디스크나 램 디스크와는 비교할 수 없을 정도로 빠르며, PC와 외부제어장치간의 데이타 처리속도 차이로 인해 많은 공유메모리페이지가 요구될 때, 메모리용량을 충분히 확장할 수 있는 특유의 효과가 나타난다.As described above, the present invention can input and output shared memory independently between a PC and an external control device, and the input / output speed takes about twice the internal memory input / output time of the PC and the external control circuit (hundreds of nanoseconds per word). It is faster than conventional hard disk or RAM disk, and when a large number of shared memory pages are required due to the difference in data processing speed between PC and external control device, there is a unique effect to expand memory capacity sufficiently. .
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